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141.
建立一种雷达信号处理机双DSP+FPGA系统架构,对风廓线雷达信号处理机的功能和软硬件设计作了详细讨论。通过对系统的研制实践表明:基于一体化设计思想,采用模块化的硬件系统设计和功能化的应用软件设计是快速开发现代信息处理设备的有效方法。 相似文献
142.
介绍了一种采用DSP(数字信号处理)技术设计航向信标/下滑模拟器的方法。系统采用了AVR单片机作为主控设备,DSP作为协处理器,主机通过HPI(主机接口)引导和初始化DSP.采用该设计方法一方面简化了系统,降低了设计成本,同时提高了系统的保密性、可靠性和安全性。 相似文献
143.
基于DSP Builder的MSK调制解调系统设计 总被引:1,自引:0,他引:1
阐述了DDS(直接频率合成)的基本理论,并对其理论实现做了详尽的理论分析。在此基础上介绍了采用DDS进行MSK(最小频移键控)数字调制的一般方法,还讨论了差分解调的一般理论,推导出了相关理论结果。最后介绍了采用美国Altera公司推出的快速FPGA开发环境DSPBuilder系统设计工具进行数字系统设计的一般方法,并采用此方法在FPGA芯片上实现了MSK数字调制解调系统。 相似文献
144.
145.
146.
文章研究了跳频通信的实现方法,提出了一种基于高速DSP的跳频通信系统的硬件实现方案,详细给出了跳频控制模块的硬件设计、跳频同步方法、伪码的产生和部分电路设计。该系统可应用于短波和超短波跳频通信装备。 相似文献
147.
一种有效的语音盲信号分离简化混合模型 总被引:13,自引:2,他引:13
本文针对语音盲信号分离问题,提出了一种新的简化混合模型.基于从同一声源到距离靠近(距离大约在几十厘米的范围内)的两个麦克风的房间冲激响应具有相似性这一特点,该模型只需利用这两个冲激响应的差异信息,因而简化了盲源分离的计算复杂度.自行设计实现的语音盲信号分离实时DSP实验系统证实,该模型有效可行,特别是通过引入时间延迟来解决非最小相位传递函数的求逆问题使得盲信号分离性能得到显著的改善. 相似文献
148.
149.
Chien-Yu Chen Zhong-Lan Yang Tu-Chih Wang Liang-Gee Chen 《The Journal of VLSI Signal Processing》2001,28(3):151-163
Many VLSI architectures for computing the discrete wavelet transform (DWT) were presented, but the parallel input data sequence and the programmability of the 2-D DWT were rarely mentioned. In this paper, we present a parallel-processing VLSI architecture to compute the programmable 2-D DWT, including various wavelet filter lengths and various wavelet transform levels. The proposed architecture is very regular and easy for extension. To eliminate high frequency components, the pixel values outside the boundary of the image are mirror-extended as the symmetric wavelet transform (SWT) and the mirror-extension is realized via the routing network. Owing to the property of the parallel processing, we adopt the row-based recursive pyramid algorithm (RPA), similar to 1-D RPA, as the data scheduling. This design has been implemented and fabricated in a 0.35 m 1P4M CMOS technology and the working frequency is 50 MHz. The chip size is about 5200 m × 2500 m. For a 256 × 256 image, the chip can perform 30 frames per second with the filter length varying from 2 to 20 and with various levels. The proposed architecture is suitable for real-time applications such as JPEG 2000. 相似文献
150.