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961.
针对某型号相控阵雷达的技术特点和数据处理功能需求,开展了相控阵雷达数据处理算法、数据处理流程设计和数据处理系统工程化实现方法研究,讨论了从视频数据接收到点迹凝聚完成的点迹数据处理流程及点迹数据处理系统工程实现中的关键技术,并对点迹数据处理中的凝聚算法进行了仿真分析,用真实视频回波数据对系统的有效性进行了验证,给出了数字阵列雷达的点迹数据处理流程。 相似文献
962.
论述了微带天线的基本理论、经典分析方法、天线单元的馈电方法以及微带阵列天线的形式、特性及馈电网络,从毫米波天线单元入手,研究了16元矩形微带贴片天线阵的设计方法,并给出了仿真结果,与理论计算值相符。 相似文献
963.
设计了一款频率选择表面和微带贴片天线阵,分析了阵列天线的雷达横截面积(RCS)随入射电场波角度以及频率的变化,并对比加了频率选择表面前后天线RCS的变化,讨论了频率选择表面对阵列天线RCS的影响。从计算结果可以看出,频率选择表面作为天线罩以降低电子设备RCS值是可行的。 相似文献
964.
The phenomenon that the wide P-emitter region in the conventional reverse conducting insulated gate bipolar transistor (RC-IGBT) results in the non-uniform current distribution in the integrated freewheeling diode (FWD), and then causes a parasitic thyristor to latch-up during its reverse-recovery process, which induces a hot spot in the local region of the device is revealed for the first time. Furthermore, a novel RC-IGBT based on double trench IGBT is proposed. It not only solves the snapback problem but also has uniform current distribution and high ruggedness during the reverse-recovery process. 相似文献
965.
本篇文章提出了基于采用高度灵活的互连盒的互连网络的一种新型的现场可编程模拟阵列(FPAA)结构,该结构可以在双模式下工作包括离散时间模式和连续时间模式,以追求在不同应用场合下的性能要求。高度灵活的互连盒中的开关不仅用来作为可编程开关还直接作为开关电容中电荷转移的开关来使用,大大减少了离散时间模式下信号路径上的开关,提高了整体电路的性能。该款FPAA采用0.18um CMOS工艺,3.3V电源电压。后仿结果显示互连网络的最大带宽可达265MHz, 从示例的测试结果可以看出该款FPAA在连续时间模式下可工作在2MHz信号带宽下,无杂散动态范围可达54dB, 离散时间工作模式下的处理精度可达96.4%。 相似文献
966.
This paper presents a low power 9-bit 80 MS/s SAR ADC with comparator-sharing technique in 130 nm CMOS process. Compared to the conventional SAR ADC, the sampling phase is removed to reach the full efficiency of the comparator. Thus the conversion rate increases by about 20% and its sampling time is relaxed. The design does not use any static components to achieve a widely scalable conversion rate with a constant FOM. The floorplan of the capacitor network is custom-designed to suppress the gain mismatch between the two DACs. The 'set-and- down' switching procedure and a novel binary-search error compensation scheme are utilized to further speed up the SA bit-cycling operation. A very fast logic controller is proposed with a delay time of only 90 ps. At 1.2 V supply and 80 MS/s the ADC achieves an SNDR of 51.4 dB and consumes 1.86 mW, resulting in an FOM of 76.6 fJ/conversion-step. The ADC core occupies an active area of only 0.089 mm2. 相似文献
967.
968.
969.
970.