浅谈Flash的发展历程

FLASH动画设计是现在流行的设计格式,文章从FLASH的发展起源、发展过程进行了回顾,并对其未来的发展进行了展望。相信随着网络时代的发展,FLASH也被越来越多的人所接受并且投身其中,也有更多的艺术家通过FLASH这个强大的工具来描写属于自己的艺术。     

一种新的磁共振图像处理流水线的设计与实现

磁共振图像的重建、后处理及可视化是磁共振成像（MRI）系统的重要组成部分.本文开发了一个新的用于磁共振图像重建、后处理及可视化的开源框架YAP（Yet Another Pipeline），利用此框架可以方便地构建图像处理流水线.与现有的一些其他开源框架相比，本文开发的框架具有如下特点：（1）采用基于接口的设计，可使用基于接口的插件对流水线的功能进行扩展；（2）允许用户使用编写脚本的方式构建图像处理流水线，编辑与修改流水线都很方便；（3）支持带有分支结构的流水线，便于流水线的构建与调试.目前，该框架已经在商用系统中获得了应用.     

高精度流水线模数转换器的全定制版图设计

采用0.18μm混合信号1P6M CMOS工艺,介绍了一种高精度流水线模数转换器的全定制版图设计。该芯片为数模混合信号IC,工作电压1.8 V/3.3 V,具有12位的采样精度和25 MHz的工作频率。版图设计过程中使用了合适的版图布局和电源、地线网络结构,重点介绍了采样保持模块设计上的一些结构和技巧。芯片测试结果表明芯片功能全部实现、性能良好,版图设计较好地实现了电路功能。     

自主设计精简指令集的流水线CPU

介绍了基于FPGA平台,设计16位精简指令集流水线CPU.该CPU参考MIPS架构设计精简指令集,通过分析指令处理过程实现五级流水线结构,结合"预测技术"和数据前推方法解决流水线相关问题.为了支持CPU软件架构,设计指令集的汇编编译器.在Modelsim平台运行测试程序,给出仿真综合结果.通过试验结果对比表明,所设计的CPU处理过程所需时钟周期大大减少.     

高速信号采集记录仪设计

针对高速信号实时采集存储的需求,设计了一种高速信号采集记录仪。记录仪通过高速A/D转换器对信号进行采样,并实时存入NAND FLASH存储阵列中。为提高数据存储速率,综合采用并行总线、交错双平面页编程、多级流水线等技术,大幅提升FLASH的写入速度。记录仪可实现8bit、200MSPS的采样速率,并可将速率为200MB/s的采样数据实时存储。     

无线传感器网络节点图像采集存储设计

为了监测和跟踪监控区域内的目标对象,提出了一种基于无线传感器网络节点的设计方案。随着高清图像传输速度越来越快、存储容量不断增大,使得每个节点的数据存储速率成为关键。以FPGA、DSP为控制核心,利用双片选交替双平面技术对混合编帧后的数据进行存储,实现了一种对图像的高速采集,并解决了数据存储速率的问题。通过对系统采集回的数据进行科学分析和图像还原,结果表明该设计能够可靠、有效的实现对图像信息的采集与存储。     

具有断电续存功能固态存储器的设计

针对飞行器飞行过程中因偶然瞬时断电而导致已存储的数据会被覆盖记录的问题而提出了具有断电续存功能固态存储器的设计方案。以FPGA作为主控芯片,RS-422与LVDS作为硬件通信手段,NAND型FLASH为存储核心,着重在交替双平面存储方式的基础上通过编程实现了断电续存功能。经大量实测数据的科学分析表明,具有断电续存功能固态存储器的设计已成功实现,解决了瞬时断电后数据会被覆盖记录的问题,满足某型号飞行器的需要。     

一种基于流水线的MQ编码器FPGA设计

提出了一种应用于JPEG2000标准的4级流水线MQ编码器设计方案.采用状态超前更新,前导0位超前检测和字节输出缓冲策略,解决了在上下文(CX)状态表更新、归一化及字节输出过程中的反馈和循环等问题,提高了编码效率.同时,对关键路径处算法进行优化,提高了系统工作的时钟频率.该设计使用VHDL语言在RTL级描述,并在FPGA上对其进行了仿真验证.实验表明,在Altera的StratixⅡ EP2S601020C4上,编码器的工作效率可以达到1CxD/cycle,最高工作时钟频率可达99.66 MHz.     

面向微控制器的卷积神经网络加速器设计

针对目前嵌入式微控制器的性能难以满足实时图像识别任务的问题,提出一种适用于微控制器的卷积神经网络加速器。该加速器在卷积层设计了无阻塞的行并行乘法-加法树结构,获得了更高的硬件利用率;为了满足行并行的数据吞吐量,设计了卷积专用SRAM存储器。加速器将池化和激活单元融入数据通路,有效减少数据重复存取带来的时间开销。FPGA原型验证表明加速器的性能达到92.2 GOPS@100 MHz;基于TSMC 130 nm工艺节点进行逻辑综合,加速器的动态功耗为33 mW,面积为90 764.2μm²,能效比高达2 793 GOPS/W,比FPGA加速器方案提高了约100倍。该加速器低功耗、低成本的特性,有利于实现嵌入式系统在目标检测、人脸识别等机器视觉领域的广泛应用。     

高效AVS音频上下文位平面编码器设计

研究了AVS音频编码标准中上下文位平面编码算法,分析了编码算法的特点。通过对上下文平面编码算法的优化,提出了一种适合ASIC实现的硬件结构,通过合理设计二级流水线,能近似达到每时钟1比特矢量的编码速率,在保证编码速度前提下大幅降低了硬件资源。