用于CMOS图像传感器的12位低功耗单斜坡模数转换器设计

 本文提出了一种应用于CMOS图像传感器中的高精度低功耗单斜坡模数转换器(single slope analog-to-digital converter)设计方案.该ADC方案由可变增益放大器、前置预放大器和动态锁存比较器组成.相比现有的设计方案,本文提出的电路在不牺牲噪声性能的前提下,具有更低的功耗和更小的芯片面积.通过集成列并行的单斜坡模数转换器在最新设计的高精度高速CMOS图像传感器设计中,实验结果证明了设计的有效性.     

LED节能灯电路设计与元器件选择

随着社会的发展与科技力量的进步,人们在照明方面的资源损耗数量也越来越大,照明所产生的能源消耗与环境污染问题也日渐引起了人们的重视。现如今,LED节能灯所采用的白色发光二极管则以其高校、节能、环保等绿色理念进入了人们的生活,半导体照明产业商机巨大,在市场上拥有着广阔的发展前景,特别是LED节能灯的出现与发展,将会逐渐取代传统日光灯、白炽灯来为人们的生活提供服务。本文以LED节能灯的发展历史作为切入点,简要分析LED节能灯的优势与设计原理。     

基于CPLD和单片机的摆镜控制器电路设计

基于复杂可编程逻辑器件(CPLD)和单片机技术,设计了一种高精度快速灵活的摆镜控制器,详细介绍了硬件电路各部分的设计及器件选型,以及有关软件设计中的理论计算。该摆镜控制器的设计,实现了摆镜控制精度高、平滑、稳定等设计要求,并具有很好的灵活性和扩展性。     

应用于导航系统的低噪声放大器设计

设计了一个应用于1.57GHz导航系统的高性能的低噪声放大器,电路设计基于SMICRF 0.18umCMOS工艺完成,利用Cadence进行了电路设计和仿真。采用了单端共源共栅结构,该结构较为简单,所用器件较少,便于集成。通过调整输入输出匹配等电路结构显著提升了电路的性能,仿真结果显示17.8dB的增益,0.42dB的噪声系数,8.7dBm的输入三阶交调点。     

标准CMOS工艺载流子注入型三端Si-LED的设计与研制

采用无锡华润上华(CSMC) 0.5 μm 标准CMOS工艺,设计并制备了一种新型的高发光功率载流子注入型三端Si-LED器件。该器件在p型衬底上进行n⁺掺杂,与p衬底形成两个相对的n⁺p结,其中一个结正向偏置,发出峰值波长在1 100 nm附近的红外光;另一个结同样正偏,作为注入结对发光进行调制。测试结果显示:第三端注入载流子明显增强了总体的发光功率,在10 mA偏置电流、3 V调制电压下,可获得1 nW的光功率,与单结相比提高了两个数量级。由于工作电压低,该器件可与目前主流的CMOS工艺共电源单芯片集成,在光电集成领域具有一定的应用前景。     

CMOS电路总剂量效应最劣偏置甄别

采用电路分析和解析建模方法研究了CMOS电路中甄别总剂量效应最劣辐照与测试偏置的问题。通过引入小规模模拟电路和数字电路的例子进行具体分析,获取了不同电路的最劣偏置情况。对于数字电路,引入了敏感因子的概念用于定量计算不同辐照与测试偏置组合下电路的总剂量效应敏感程度。利用实测数据或电路仿真结果对甄别结果进行了一一验证,得到相一致的结论,证明了该研究思路的正确性。     

Gate leakage current reduction in IP3 SRAM cells at 45 nm CMOS technology for multimedia applications

We have presented an analysis of the gate leakage current of the IP3 static random access memory (SRAM) cell structure when the cell is in idle mode (performs no data read/write operations) and active mode (performs data read/write operations), along with the requirements for the overall standby leakage power, active write and read powers. A comparison has been drawn with existing SRAM cell structures, the conventional 6T, PP, P4 and P3 cells. At the supply voltage, V_DD = 0.8 V, a reduction of 98%, 99%, 92% and 94% is observed in the gate leakage current in comparison with the 6T, PP, P4 and P3 SRAM cells, respectively, while at V_DD = 0.7 V, it is 97%, 98%, 87% and 84%. A significant reduction is also observed in the overall standby leakage power by 56%, the active write power by 44% and the active read power by 99%, compared with the conventional 6T SRAM cell at V_DD = 0.8 V, with no loss in cell stability and performance with a small area penalty. The simulation environment used for this work is 45 nm deep sub-micron complementary metal oxide semiconductor (CMOS) technology, t_ox = 2.4 nm, V_thn = 0.22 V, V_thp = 0.224 V, V_DD = 0.7 V and 0.8 V, at T = 300 K.     

10Gb/s突发模式时钟数据恢复电路设计

突发模式的时钟数据恢复是10G EPON系统的关键技术之一。本文介绍了一种基于XNOR/XOR门的振荡器,分析了其工作原理与性能,以此为基础设计了半速率突发时钟恢复电路。设计采用SMIC 0.13?m CMOS工艺进行了流片验证,芯片面积为675?m ? 625?m。测试结果表明,该电路可以即时的实现10Gbit/s的突发数据恢复,恢复出的时钟数据符合IEEE 802.3av标准,锁定时间小于5bit。     

130nm工艺极低泄漏电流亚阈值SRAM存储单元设计

本文提出一款工作在亚阈值（200 mV）区域且具有极低泄漏电流的亚阈值SRAM存储单元。该存储单元采用自适应泄漏电流切断机制,该机制在没有带来额外的动态功耗和性能损失的前提下,同时降低动态操作（读/写操作）和静态操作时的泄漏电流。差分读出方式和可配置操作模式的应用,使得本文设计在亚阈值条件下（200 mV）仍然保持足够的鲁棒性。仿真结果表明,相比于参考文献中的亚阈值存储单元本文设计具有：（1）在不同的工艺角下,均具有较大的读噪声容限和保持噪声容限;（2）在动态操作和静态操作时均具有极低的泄漏电流。最后,我们将该存储单元成功的应用于IBM 130nm工艺下的一款 bits存储阵列中,测试结果表明该存储阵列可以在200 mV电源电压条件下正常工作,所对应功耗（包括动态功耗和静态功耗）仅0.13 μW,是常规六管存储单元功耗的1.16%。     

粗调和细调相结合的标准CMOS低噪声环形压控振荡器

本文提出了一种基于65nm CMOS标准工艺、采用粗调和细调相结合的低噪声环形压控振荡器。论文分析了环形振荡器中的直接频率调制机理,并采用开关电容阵列来减小环形压控振荡器的增益从而抑制直接频率调制效应。开关电容采用电容密度较高的二维叠层MOM电容使该压控振荡器与标准的CMOS工艺兼容。所设计压控振荡器的频率范围为480MHz～1100MHz,调谐范围为78%,测试得到输出频率为495MHz时的相位噪声为-120dBc/Hz@1MHz。该压控振荡器在1.2V的偏压下的功耗为3.84mW,相应的优值(FOM)为-169dBc/Hz。