数字电视传输流的实时码率变换系统

数字视频压缩后通常是打包成传输流的形式进行传送，年个传输流有其固定的发送码率，在某些应用场合，比如信道调制前端，需要对输入传输流码率进行改变以适应该信道要求，描述了一种全硬件实现，双路输出，实时，节目可选择的码率变换系统的原理及具体实现。     

丽音（NICAM）双伴音／立体声电视广播技术

本文首先介绍了电视双伴音/立体声广播的几种常用方式,然后着重分析丽音(NICAM)双伴音/立体声广播系统的基本原理,并给出其接收系统的集成电路。     

General synchronization dynamics of coupled Van der Pol–Duffing oscillators

This paper considers the general synchronization dynamics of coupled Van der Pol–Duffing oscillators. The linear and nonlinear stability analysis on the synchronization process is derived through the Whittaker method and the Floquet theory in addition to the multiple time scales method. A stability map displaying different dynamical states of the system is performed. Numerical simulation is carried out to support and to complement the accuracy of the analytical treatment.     

SFTMP——一个实现软件容错的多处理机系统

多版本软件通过设计相异性实现了软件容错。为了对这种方法进行研究，我们的课题实现了一个三版本软件系统，称之为SFTMP（SoftwareFault－TolerantMultiProcessor）。本文描述了SFTMP的硬件结构和软件执行支持环境，该环境包括同步、表决和监控功能、版本间的通讯及故障的恢复和重构。     

利用光纤数字同步传送网2.048 Mbit/s支路传送高精度标准时间信号

首次提出一种利用光同步数字传送网的2.048Mbit/s信号传送高精度时间编码信号的方法和实验结果。它可以使整个通信网的交换机、计费系统、网管系统、基站控制器等设备实现与UTC的时间同步。目前的实验证明,时间同步的不确定度优于±5μs。     

基于FPGA的位同步信号提取

同步是通信系统中一个非常重要的实际问题。在同步通信系统中,同步系统性能的降低会导致通信系统性能的降低,甚至使通信系统不能正常工作。因此,同步是信息能够正确可靠地进行传输的前提。介绍一种基于FPGA的锁相环位同步提取技术的原理,并用VHDL语言编程实现,在QuartusⅡ下编译仿真通过,给出仿真波形图。经分析该设计稳定可靠,且能够完成要求。     

脉冲位置键控系统误比特性能分析

梳理基于等待门限判决的脉冲位置键控系统相关文献资料,发现文献给出的误比特率(BER)理论公式不能准确描述系统误比特率,尤其是在低信噪比情况下一些理论公式计算的误比特率已经高于0.5,超过了通信系统误比特率上限,不符合通信理论。分析了各文献资料误比特率理论公式推导过程中的问题所在,推导得到了一个新的误比特率理论公式。进行了数值仿真,结果表明,新的误比特率理论公式与仿真吻合良好,能够准确描述系统误比特率,并且在低噪比下计算的误比特率不高于0.5,符合通信理论。在新的误比特率理论公式基础上,分析了基于等待门限判决的脉冲位置键控系统能量效率,并与二进制相移键控(BPSK)系统进行了比较,表明基于等待门限判决的脉冲位置键控系统是一种具有较高能量效率的系统,在一定条件下甚至优于BPSK系统。     

Error Detecting Dual Basis Bit Parallel Systolic Multiplication Architecture over GF（2^m）

An error tolerant hardware efficient verylarge scale integration （VLSI） architecture for bitparallel systolic multiplication over dual base, which canbe pipelined, is presented. Since this architecture has thefeatures of regularity, modularity and unidirectionaldata flow, this structure is well suited to VLSIimplementations. The length of the largest delay pathand area of this architecture are less compared to the bitparallel systolic multiplication architectures reportedearlier. The architecture is implemented using Austria Micro System＇s 0.35 μm CMOS （complementary metaloxide semiconductor） technology. This architecture canalso operate over both the dual-base and polynomialbase.     

同步数字体系中155Mbit/s净荷的误码测试

本文基于光纤传输同步数字体系(S D H)系统的开发背景,较为详细地总结了155Mbit/s速率下的净荷误码测试机理.最后给出了净荷的误码测试方法以及误码测试系统的信号流程.