亚微米门阵列ASIC中地弹噪声降低技术

由封装电感引起的地弹效应对亚微米门阵列ASIC电路的影响,对门阵列母片的结构和应用情况进行了分析,在逻辑设计、库单元设计、库单元结构、门阵列结构等方面提出了多种改进方法来抑制地弹噪声,并将这些改时方法应用在乘法器电路的改版设计中．取得了非常好的效果     

MB-OFDM UWB系统中高吞吐率Viterbi译码器的实现

提出了一种用于MB-OFDM UWB系统的高吞吐率低功耗Viterbi译码器结构.该结构利用基4蝶形单元的对称性,降低了Viterbi译码器的实现复杂度.采用SMIC 0.131μm CMOS工艺设计并实现了该译码器,在时钟频率为240MHz时,它的最大数据吞吐率为480Mb/s,功耗为135mW.在加性高斯白噪声信道下,它的误码率十分接近理论仿真值.该译码器可用于MB-OFDM UWB系统以及其他高吞吐率低功耗的通信系统中.     

LTE上行DFT硬件加速器的设计

针对LTE上行链路离散傅里叶变换（DFT）预编码的多模式需求,提出了一种基于ASIC的 DFT硬件电路实现方案。采用基于WFTA算法的基4/2/5/3蝶形运算单元实现35种长度的DFT运算,采用二维缓存结构实现蝶形单元流水处理。在200 MHz时钟频率、SMIC 40 nm工艺条件下,硬件电路面积为0.87 mm2,功耗为12.5 mW。仿真与综合结果表明,文中设计的DFT硬件加速器具有运算速度快、存储资源占用少的优点,适合于LTE工程应用。     

一种高资源效率的Fast-RCSC极化码译码器

针对现有极化码软输出译码器存在的高资源消耗与低资源效率,设计了一种快速低复杂度软取消(Fast Reduced Complexity Soft-Cancelation,Fast-RCSC)译码算法及其译码器硬件架构。Fast-RCSC算法对内部特殊结点进行完整计算,在减少译码周期的同时仍有较好译码性能。基于不同特殊结点公式之间存在相似性,进而通过对引入的特殊结点模块进行计算结果复用以及计算模块分时复用,减少特殊结点模块资源消耗。通过共用存储单元以及对不足存储单元数据宽度的数据进行合并,降低存储资源消耗。在华润上华(Central Semiconductor Manufacturing Corporation,CSMC)180nm工艺下综合结果表明,设计的译码器在码长为1024的情况下,面积为2.92mm²,资源效率为245.2Mbps/mm²,相比现有软输出译码器有不同程度的提升。     

基于混合图的总体布线调整

本文提出了一种基于混合图的总体布线调整方法。混合图是对表示布局的有向图进行一系列精确的顶点分解而产生的。用得到的图模型来表示总体布线信息,从而可以在总体布局优化的同时估计布线对芯片面积的影响,并对总体布线进行调整。由于总体布线是自动更新的,所以布局同时随着布线的调整和模块的移动而改进。本文还提出了多种瓶颈的概念和瓶颈间走线随模块旋转而变化的规律。最后给出的实验结果表明,这种算法在减小芯片面积上获得比较好的结果。     

0. 6 􀀁m CMOS 雷达天线专用控制芯片设计

雷达系统中天线控制电路完成上位机的初始化和扫描角度控制,要求具有高可靠性和低静态电流,用专用集成电路进行设计具有明显优势.采用Verilog HDL语言描述了系统的逻辑功能,超前进位结构的加/减法器提高了电路的工作速度.利用0.6 μm CMOS工艺完成了天线控制电路的物理实现,芯片面积为1.695 mm×1.631 mm.     

Total Dose Radiation-Hard 0.8μm SOI CMOS Transistors and ASIC

介绍了采用全剂量SIMOX SOI材料制备的0．8μm SOI CMOS器件的抗总剂量辐射特性，该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad（Si）的总剂量的关系来表征．实验结果表明pMOS器件在关态下1Mrad（Si）辐射后最大阈值电压漂移小于320mV，nMOS器件在开态下1Mrad（Si）辐射后最大阈值电压漂移小于120mV，器件在总剂量1Mrad（Si）辐射后没有观察到明显漏电，在总剂量500krad（Si）辐射下专用集成电路的静态电流小于5pA．     

An analogue front-end ASIC prototype designed for PMT signal readout

The Water Cherenkov Detector Array(WCDA) is one of the core detectors in the Large High Altitude Air Shower Observatory(LHAASO),and it consists of 3600 photomultiplier tubes(PMTs).Both high resolution time and charge measurement are required over a large dynamic range from 1 photoelectron(P.E.) to 4000 P.E.The prototype of an analogue front-end Application Specific Integrated Circuit(ASIC) fabricated using Global Foundry 0.35 μm CMOS technology is designed to read out the PMT signal in the WCDA.This ASIC employs leading edge discrimination and an(RC)~4 shaping structure.Combined with the following Time-to-Digital Converter(TDC) and Analog-to-Digital Converter(ADC),both the arrival time and charge of the PMT signal can be measured.Initial test results indicate that time resolution is better than 350 ps and charge resolution is better than 10% at 1 P.E.and better than 1% with large input signals(300 P.E.to 4000 P.E.).Besides,this ASIC has a good channel-to-channel isolation of more than 84 dB and the temperature dependency of charge measurement is less than 5% in the range 0-50°C.     

A prototype silicon detector system for space cosmic-ray charge measurement

A readout electronics system used for space cosmic-ray charge measurement for multi-channel silicon detectors is introduced in this paper, including performance measurements. A 64-channel charge sensitive ASIC （VA140） from the IDEAS company is used. With its features of low power consumption, low noise, large dynamic range, and high integration, it can be used in future particle detecting experiments based on silicon detectors.     

祖冲之算法分析及其硬件实现

详细分析了3GPP LTE国际加密标准祖冲之(ZUC)算法的结构及其硬件实现过程.ZUC流式加密算法采用了线性反馈移位寄存器(LFSR),比特重组(BR)和非线性函数F的三层结构设计,具有很高的安全性.同时,ZUC算法在设计时就充分考虑了软硬件实现的低复杂度,因此非常适合于硬件实现.ZUC算法在Altera的Cyclone FPGA上实现,需要2 013个逻辑单元,不需要存储器.在中芯国际SMIC 0.18 μm的CMOS工艺上实现的芯片面积为109 823 μm2.