离子阱中以声子为媒介的多体量子纠缠与逻辑门

高保真度的多离子纠缠和量子逻辑门是离子阱量子计算的基础.在现有的方案中, M?lmer-S?rensen门是比较成熟的实现多离子纠缠和量子逻辑门的实验方案.近年来,还出现了通过设计超快激光脉冲序列,在Lamb-Dicke区域以外实现超快量子纠缠和量子逻辑门的方案.这些方案均借助离子链这一多体量子系统的声子能级来耦合离子之间的自旋状态,并且均通过调制激光脉冲或设计合适的脉冲序列解耦多运动模式,来提高纠缠门的保真度.本文从理论和实验层面分析了这些多体量子纠缠和量子逻辑门操作的关键技术,揭示了离子阱中利用激光场驱动离子链运动态,通过非平衡过程中的非线性相互作用,来实现量子逻辑门的基本物理过程.     

基于交换作用的纳磁逻辑电路片上时钟结构研究

纳磁逻辑电路具有低功耗、非易失和可常温下制备等优点, 实现低功耗片上时钟是其集成化的必备条件. 本文提出了一种基于交换作用的纳磁逻辑电路片上时钟结构, 用载流铜导线产生的奥斯特场将铁磁体薄膜覆层进行磁化, 然后依靠铁磁体层与纳磁体界面存在的交换作用场使后者磁化方向发生翻转. 与轭式铁磁体时钟用外磁场控制纳磁体磁化方向相比, 该方案在功耗方面降低了5/6, 时钟边界杂散场强度降低了2/3, 达到降低功耗、减轻串扰的目的. 此外, 采用微磁仿真进一步验证了该时钟结构上的纳磁体逻辑阵列可以实现逻辑功能. 关键词： 纳磁逻辑 片上时钟 交换作用     

基于IP库的可编程器件辅助设计软件

针对当前嵌入式系统的特点,设计了一个基于IP库的可编程器件辅助设计软件。这个辅助软件不仅可以对已设计的IP模块进行管理,而且还能根据系统设计规范的要求自行生成相应的HDL程序,提高了设计效率,并可实现设计的重复利用。     

聚焦低功耗设计技术构建自动化设计环境

日本某半导体厂商表示:"对于65nm的逻辑芯片来说,如果仅依靠工艺技术的进步,无论怎样努力,也不可能将功耗降低到顾客满意的水平。因此,要降低功耗,只有从电路技术、结构技术等方面着手。"针对2007年量产的65nm逻辑芯片,     

Premiere6.0的画中画技巧

在后期制作中,我们经常要制作这样的效果一幅画面边缘不规则并虚化地叠加到另一幅画面上,如图1所示。那么,这一效果在Premiers 6.0中如何实现呢?下面笔者就此介绍两种方法,以期对大家有所启发。     

FPGA在边缘检测中的应用

主要探讨FPGA在边缘检测中的运用,分析两种不同边缘检测算子对图像处理的效果。由于FPGA算法硬件处理速度快、可编程、可重配置等特性,使其在图像处理方面占有很大的优势。为此文章提出了运用FPGA实现边缘检测的方法,并且根据FPGA的并行流水线性,对Sobel、Prewitt边缘检测算子分别进行了FPGA设计与实现以及仿真,并且对两种边缘检测算子对图像处理的效果进行了比较。通过仿真分析得出,Sobel和Prewitt边缘检测算子都有平滑噪声的作用,Sobel边缘检测算子可以提供较为准确的边缘方向信息,Prewitt边缘检测算子,其边缘性较Sobel边缘检测算子完整,但它们的边缘定位精度有待提高,仿真中通过改变程序中的阈值可以得到不同的处理效果,这也是利用FPGA的优点,方便容易、速度也得到了提高,并且可编程、可重配置,使得FPGA在数字图像处理方面显得非常优越。     

MOSFET调制器的实验研究

 介绍了MOSFET调制器的基本原理,并对其并联分流和感应叠加两种开关结构进行了实验研究。基于可编辑逻辑器件设计了其触发电路,驱动电路采用高速MOSFET对管组成的推挽输出形式,加快了MOSFET的开关速度。利用Pspice软件对开关上有无剩余电流电路(RCD)两种情况进行仿真,结果表明,加装RCD电路可以有效吸收MOSFET在关断瞬间产生的反峰电压。实验中,电流波形用Pearson线圈测量,用3个MOSFET并联作开关,当电容充电电压为450 V,负载为30 Ω时,脉冲电流13 A,前沿20 ns,平顶约80 ns;用3个单元调制器感应叠加,当电容充电电压为450 A,负载为30 Ω时,脉冲电流强度为40 A,前沿25 ns,平顶约70 ns。     

一个基于相关存储的模式识别方法

应用相关的存储技术实现模式识别可缩减存储大小,但由此带来的饱和问题严重影响系统正常工作,为解决此问题,本文在分析现有系统的基础上给出了基于一系列逻辑操作的识别技术.该技术的实质是用一形式化的方法增加输入模式间的线性无关性.通过论证与实例验证,该方法是有效而实用的.     

FPGA中专用可重构乘法器的设计

提出了一种新的嵌入在FPGA中可重构的流水线乘法器设计.该设计采用了改进的波茨编码算法,可以实现18×18有符号乘法或17×17无符号乘法.还提出了一种新的电路优化方法来减少部分积的数目,并且提出了一种新的乘法器版图布局,以便适应tilebased FPGA芯片设计所加的约束.该乘法器可以配置成同步或异步模式,也町以配置成带流水线的模式以满足高频操作.该设计很容易扩展成不同的输入和输出位宽.同时提出了一种新的超前进位加法器电路来产生最后的结果.采用了传输门逻辑来实现整个乘法器.乘法器采用了中芯国际0.13μm CMOS工艺来实现,完成18×18的乘法操作需要4.1ns.全部使用2级的流水线时,时钟周期可以达到2.5ns.这比商用乘法器快29.1%,比其他乘法器快17.5%.与传统的基于查找表的乘法器相比,该乘法器的面积为传统乘法器面积的1/32.     

基于Boson NetSim的小型网络虚拟实现

随着互联网的迅猛发展,Cisco路由器在互联网中得到广泛使用,整个英特网中80%的路由器均采用Cisco的产品。该文提出了一种模拟路由器设置方法,并且对其中的关键组成部件如内部网关协议RIP、静态路由设置等功能和实现过程进行了描述。另外,通过输入命令语句来完成端口的设置,以及实现虚拟路由器相互之间的通信。对原型的测试证明所提出的模拟路由器设置在使用中是可行的。