Banach空间中预解算子控制的分数阶微分包含解的存在性

利用逼近解的方法,解析预解算子理论和Kakutani不动点定理讨论了预解算子控制的非局部分数阶微分包含,获得了适度解的存在性定理.     

超前进位加法器的优化设计

在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA（ Carry Look-ahead Adder）块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。仿真结果表明,在SMIC65 nm工艺下,设计出的16位超前进位加法器,其延时,面积,功耗相比传统结构都有了明显的改善,达到了优化的效果。     

分数阶P(ID)u控制器和分数阶超前滞后校正器的设计

本文提出分数阶控制器和分数阶超前滞后校正器及其扩展频域设计方法.Podlubny分数阶控制器从控制角度难以直观分析且设计复杂,其冗余参数成为获得有效控制性能的障碍.本文利用分数阶扩展频域法,从分数阶系统零极点的角度考虑分数阶控制器,直接分析系统性能与分数阶控制器参数的对应关系,得出提出更为简易合理的控制器和具有可分离特性的分数阶超前滞后校正器,同时给出频域设计的具体步骤并举例说明.     

混合模块无等待时间序列超前进位加法器设计

在不增加超前进位加法器模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块超前进位加法器(CLA)延迟时间公式的基础上提出了混合模块无等待时间序列超前进位加法器.给出了混合模块CLA的无等待时间序列和无等待时间完全序列的定义,推证出序列的延迟时间公式及重要性质.并在功耗、面积(资源)占用约束下,优化设计了操作位数复盖范围为10～854位的94个混合模块无等待时间序列超前进位加法器.实现了保持CLA模块速度条件下,最大限度地扩展操作位数的目的.     

单片机在GPS同步信号延时误差测量中的应用

文章介绍了一套以８９Ｃ５１单片机为控制核心的ＧＰＳ同步信号相位延时测量系统，讨论了其测量原理及电路的实现，最后给出了测量误差的主要来源。     

全桥移相软开关电源超前和滞后桥臂实现ZVS的研究

介绍了全桥移相软开关电源的工作原理，并分析了超前、滞后桥臂实现ZVS原理及它们的差别和条件。     

16X16无符号／有符号可综合高速乘法器的设计

高速乘法器在数字信号处理等方面具有重要的应用价值，而且正成为许多高速电路设计的瓶颈。目前大多乘法器是在针对具体工艺的技术上进行设计，而本文设计实现的乘法器是建立在RTL基础上的，可以十分方便应用在不同的工艺。设计的乘法器采用了Booth编码和Wallace-Tree及Carry-Look-Ahead相结合的方法，最长延时可以达到4.2ns(0.35u 3.3V 25℃）。     

并行CRC在FPGA上的实现

循环冗余码校验CRC（Cyclic Redundancy Check）广泛用于通讯领域和数据存储的数据检错。基于FPGA在通讯领域和数据存储的应用越来越广泛,CRC的编码解码模块已经是FPGA上的常用模块了。采用超前位计算实现CRC在FPGA上的并行运算,通过实际应用证明该算法能有效实现硬件的速度与资源合理平衡。     

对明年经济形势的分析和预测

今年是加强宏观经济调控成效显著的一年。从年初3月份国家两会制定政策的走向看,实行适度宽松的财政政策和稳健的货币政策,这一系列新的政策组合使今年的经济走势出现了很多新的动向和变化。最近温家宝总理到南方视察,并两次在国务院常务会议上提出要坚持宏观调控政策的连续性、灵活性、针对性和科学性。目前,经济走势出现了一些新的变化,需要我们及时地研究和捕捉。     

基于选择进位32位加法器的硬件电路实现

为了缩短加法电路运行时间,提高FPGA运行效率,利用选择进位算法和差额分组算法用硬件电路实现32位加法器,差额分组中的加法单元是利用一种改进的超前进位算法实现,选择进位算法可使不同的分组单元并行运算,利用低位的运算结果选择高位的进位为1或者进位为零的运算结果,节省了进位选择等待的时间,最后利用XILINX进行时序仿真,在FPGA上进行验证,可稳定运行在高达50兆的频率,理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。