压电换能器机电转换系数研究

针对气流致声压电发电换能器的腔底压力与输出电压之间存在的机电转换关系,建立了谐振状态下的机电耦合模型,获得了机电转换系数解析解,通过理论机电转换系数表达式分析可得,随着换能器谐振角频率、等效质量、压电片等效电容的减小或品质因数的增加,输出电压增加。搭建实验平台,获得模型机电转换系数。实验结果表明,机电转换系数实验值与理论值的误差为11.29%,推导的理论与实验一致,为小型气流致声压电发电系统的设计提供理论支持。     

GHz石英基片声表面横波谐振器和谐振滤波器

压电石英基片上激励的声表面波,具有一阶温度系数为0的特点。声表面横波器件,高品质因数Q值的谐振器在频率源中作为频率控制元件,窄带谐振滤波器可滤除信号近端的杂波,具有工作频率高,损耗小的特点。该文描述了采用声表面横波模式制作的吉赫兹谐振器,有载Q值可达3 813;频率达1GHz的窄带低损耗谐振滤波器,损耗仅为2.74dB。     

开缝腔体场强增强效应抑制方法研究

开缝屏蔽腔体不能完全阻断能量耦合,导致在腔内局部区域、特定频点附近形成场强增强效应,对敏感器件或线路构成威胁。以分析腔内场强增强效应及研究抑制方法为出发点,建立3 种开缝腔体数值模型,提出并验证腔体涂覆吸波材料、内置吸波柱、内置双层PCB 板等谐振抑制方法的有效性。结果表明:在3 种腔体模型内表面涂覆吸波材料均能有效抑制场强增强效应,并且涂覆磁损耗型吸波材料效果最好;随着涂覆厚度的增加,谐振抑制效果也增强;腔体中心放置吸波柱,应使用电损耗型吸波材料。腔体内置PCB 板既能实现对电子器件和线路的承载功能,还可整体大幅度提升腔体屏蔽效能,对谐振效应的抑制体现在迫使腔体主谐振点偏移,结合使用吸波材料,高阶第2 谐振点处谐振抑制效果也明显改善。     

一种新型的3kw推挽DC-DC变换器

摘要：针对推挽DC/DC变换器,功率超过1kw时,随输出功率增加,开关管关断时次级漏感引起MOSFET尖峰增加,同时MOSFET开通损耗加大。提出一种双变压器LC串联谐振软开关电路,两个变压器采用初级绕组并联,次级绕组串联,实现LC串联谐振软开关,实现MOSFET在零电压下开通或零电流下关断,从而降低开关管开通与关断漏感引起的尖峰。给出了电路结构图和软开关原理,并分析电路工作过程,根据原理,电路采用两个EE65B高频磁芯变压器,制作48V输入、380V直流输出的3kw的DC/DC LC串联谐振变换器。实验证明,通过对比MOSFET的漏源极电压实验数据,串联谐振电路可以大幅度减小MOSFET开通损耗与关闭时漏感引起的尖峰值。     

基于折叠型谐振结构的宽带带阻滤波器的设计

本文基于三组折叠型谐振结构设计出一款紧凑宽带带阻滤波器。首先,对折叠型谐振结构的特性进行分析,结果表明,该结构具有传输零点,且该传输零点具有可调节性。之后, 通过分析折叠型谐振结构之间的间隔影响,得到较为合适的间距。在此基础上,通过增加另一组折叠型谐振结构的形式,设计得到了宽带带阻滤波器。仿真结果表明,该滤波器的10-dB工作带宽为1.98GHz。通过仿真优化,得到一款采用三组折叠型谐振结构的宽带带阻滤波器。将该滤波器进行加工并测试,结果表明,滤波器的工作带宽为2.41 GHz。此外,为了进一步说明该结构的滤波特性,我们对其等效电路进行了分析。由于采用了折叠型结构,所以这款滤波器具有小型化的特性。     

谐振式光波导陀螺激光双重锁频技术

基于Sagnac效应的谐振式光波导陀螺具有理论精度高及易集成化等特点是导航及制导系统中重要的发展方向。由于波导腔的小型化发展趋势,现阶段光波导腔自由谱宽通常达到GHz以上,并且谐振腔的谐振频率会随温度变化而漂移,因此对激光器调谐范围提出较高的要求。当激光器调谐范围小于谐振腔的自由谱宽时,谐振频率漂移出激光器的调谐范围而导致陀螺失锁;而增大调谐系数时,会造成激光器控制精度的下降,这在陀螺应用中是互相矛盾的。本文提出了一种应用于集成化光波导陀螺样机的半导体激光器双重锁频的方法,解决了光波导谐振腔的失锁问题,并且在保证温度变化不失锁的前提下通过提升激光器控制精度,将锁频精度从7.22°/h提高到2.86°/h,完成了尺寸为Φ18cm×20cm的谐振式光波导陀螺的集成化,其1h长期零偏稳定性为0.0073°/s。     

一种可补偿高频衰减的差分时钟驱动电路

基于65 nm CMOS工艺,提出了一种能将差分时钟信号驱动到传输线上并且能将全摆幅差分时钟信号转换为低摆幅差分时钟信号的驱动电路。该时钟驱动电路改善了传统驱动电路无法补偿传输线的高频衰减且结构复杂的问题。采用Spectre软件对电路进行了仿真验证。仿真结果表明,所有工艺角下,温度在-40 ℃~125 ℃、电压在1.08~1.32 V范围变化时,该时钟驱动电路可将1 GHz工作频率的时钟信号转换为占空比为50%的低摆幅信号,该低摆幅信号在接收端可恢复为所需的轨到轨差分信号。该时钟驱动电路具有较好的高频传输特性。     

基于时间动态下推网络可达性分析

动态下推网络（DPN,Dynamic Pushdown Networks）由一组能刻画动态创建线程的动态下推系统（DPDS,Dynamic PushDown Systems）组成.本文首先将描述连续时间的实时时钟引入DPN,提出了时间动态下推网络（TDPN,Timed Dynamic Pushdown Networks）,能对动态创建线程的实时并发递归系统建模;然后基于时钟关键点的时钟等价优化方法,并采用on-the-fly技术,仅关心栈顶及下一层的域状态转换,动态的将连续时间模型TDPN转换为时间域表示的离散模型DPN,同时给出TDPN到DPN的转换算法;最后证明在TDPN中的可达状态当且仅当其转换状态在DPN中可达,从而可解决带动态线程创建的实时并发系统的可达性分析.     

基于参数化模型的FPGA时钟网络设计和优化

本文在FPGA时钟网络（Clock Distributed Network,CDN）关键结构尺寸的参数化建模基础上,提出一种针对全定制FPGA CDN的设计和优化方法.本文所建立的参数化模型将结构尺寸分为拓扑结构和电路与互连两类,分别给出了这两类尺寸参数的设计原则.在标准CMOS 0.13μm工艺下,对H树型、鱼骨型以及混合型三种类型时钟网络设计了2组结构参数,分别代表优化前和优化后,对比分析延时、偏斜、功耗和面积等性能参数.实验结果显示：混合型结构在绝对延时和时钟偏斜上减小最多,分别达到20.89%和63.20%;鱼骨型结构的面积减小达到50.14%;H树型结构的绝对延时和功耗则均降低了7.37%和8.33%.以上结果充分证明了本文所提设计优化方法的有效性.     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。