机器人控制器片上系统的硬件加速

为了实现机器人控制器控制功能的实时性,借助片上系统平台,利用其中的硬件和DSP模块提升运算速度,通过可配置指令实现快速运算,借助合理的逻辑单元及资源分配突破运算瓶颈,实现了机器人控制器的相关算法。结果表明,利用片上系统,结合以上硬件加速的措施,实现的控制器具有良好的实时性。     

SoC芯片中基于统计分析的浮点到定点转换方法

在通信、语音、图像处理等数字信号处理应用系统中一般使用浮点算法.为降低硬件成本、功耗,在定点硬件架构上实现浮点算法成为一种有效的解决方案.在定点SoC(System on Chip)芯片中,为达到性能、成本、功耗的平衡,常采用定点近似算法和硬件加速方案对浮点数字信号处理算法进行转换和优化.因此,需要在制造费用、功耗、性能等诸多限制下,将浮点算法转换成定点数近似算法.本文提出了一种基于定点SoC芯片的浮点到定点转换方法.首先,本文引入硬件加速模块参数和转换参数完成浮点算法到定点算法的转换,然后使用本文提出的r通过信噪比对定点数近似算法进行评估的方法,在满足一定信噪比限制条件下,计算出最佳硬件加速模块参数和转换参数,从而得到基于硬件加速的最优定点算法.同时,在此方法基础上进一步研究了单核SoC芯片内置硬件加速模块的原型开发策略.     

基于改进QR算法的矩阵分解器设计

矩阵分解是矩阵求逆中重要的运算之一,被广泛运用在神经网络、数字信号处理、无线通信技术等领域中。针对传统的分解算法运算不利于硬件实现的缺陷,文中在一种列向量优化QR分解算法的基础上,提出了一种一维线性矩阵分解结构,并完成了其ASIC设计。该分解器支持2～32阶矩阵分解运算,在TSMC 28 nm工艺下工作主频为700 MHz。仿真和FPGA测试结果表明,该分解器与MATLAB运算结果的相对误差小于10^-12。在执行12阶级以上规模矩阵分解时,该分解器的运算周期相比传统一维线性结构具有2.3倍的加速比。在执行32阶矩阵分解时,该分解器的运算周期相比于NIVIDA RTX2070具有22.8倍的加速比。     

C7280多媒体移动应用处理器

智多微电子的C7280多媒体移动应用处理器凭借其优异的功能和良好的市场反响获得了2007年中国半导体创新产品和技术奖。 C7280移动应用处理器是智多基于“Solution-on-Chip^TM”的理念开发的第一款SoC多媒体应用处理器,它采用0．13μmCMOS工艺,基于ARM＋DSP＋硬件加速引擎架构,内置游戏加速器。     

超低密度FPGA:实现硬件加速的新途径

正1引言当系统设计者们被问起在构建移动消费电子设备、汽车、工业、医疗和科研类应用的过程中曾面临的问题时,他们都会不约而同地提到对主机处理器性能的优化。这点并不奇怪。事件驱动架构使得微处理器能够胜任多任务处理以及优先级分配,但随着I/O数持续增长,对于带宽的要求也不断提高。如今的主机微处理器必须维持更长时间的工作来管理更多数目的 I/O以及整个系统的指令和控制功能,因此消耗了大量的功耗和计算资源。     

德州仪器片上Wi-Fi方案助力物联网

近一年来,物联网成为行业各厂商竞逐的热点,随着技术和市场的逐渐成熟,物联网从概念变成了确实改变人们生活的现实。究其系统核心,无非是嵌入式MCU结合Wi-Fi等无线技术。其中MCU负责系统的控制和计算,无线负贵与其他外设和互联网的连接。     

SpMV计算的ARM和FPGA异构加速器设计

针对稀疏矩阵向量乘(Sparse Matrix-Vector Multiplication, SpMV)在边缘端实施效率不高的问题,以稀疏矩阵的存储格式、SpMV的现场可编程门阵列(Field Programmable Gate Array, FPGA)加速为研究对象,提出了一种多端口改进的行压缩存储格式(Modified Compressed Sparse Row Format, MCSR)与ARM+FPGA架构任务级数据级硬件优化相结合的加速方法。使用多个端口并行存取数据来提高计算并行度;使用数据流、循环流水实现循环间、循环内的并行加速;使用数组分割、流传输实现数据的细粒度并行缓存与计算;使用ARM+FPGA架构,ARM完成对系统的控制,将计算卸载到FPGA并行加速。实验结果表明,并行加速优化后的ARM+FPGA方案相较于单ARM方案最高可达10倍的加速效果,而且增加的资源消耗在可接受范围内,矩阵规模越大非零值越多加速效果越明显。研究成果在边缘端实施SpMV计算方面有一定实用价值。     

基于FPGA的声纹识别系统设计

随着生物识别技术在各行各业之中开始普遍使用,作为人类最高频的交互方式,声纹识别成为生物识别技术中一种不可替代的解决方案。本文设计了一种基于现场可编程门阵列(Field Programmable Gate Array, FPGA)的声纹识别系统。该系统基于MFCC提取的声音特征通过卷积神经网络模型进行声纹识别,并结合IP核对卷积运算进行加速,试验测试表明,该系统可以充分发挥FPGA的高密度、高效率优势,提高CNN的运行效率、优化其前馈网络结构,从而实现更快速、更精准的声纹识别。     

一种基于AMBA总线的SoC硬件加速器设计

为了解决面向特定的应用场景下,嵌入式处理器处理能力不足的问题,针对片上SoC系统设计了一款硬件加速器,通过对系统算法进行深入分析,确定了硬件加速器的功能需求,并基于AMBA(Advanced Microcontroller Bus Architecture)总线架构设计了相关接口,使其符合AMBA总线协议的时序要求。在完成RTL代码之后,通过对电路进行仿真进一步验证了硬件加速器的时序功能与逻辑功能。仿真结果表明硬件加速器确实提高了系统整体的数据处理性能与算法程序的执行效率。