FPGA集成高速I／O，SERDES，结构化的ASIC模块

LatriceSC系列FPGA集成了支持3．4Gb／s数据率的高信道数的SERDES模块、提供2Gb／s速度的PURESPEED并行I／O．PLL和DLL时钟、以500MHz频率工作的FPGA逻辑、密集的RAM块以及针对成本优化的嵌入式结构化ASIC模块的掩膜式阵列。     

“电子封装和PCB组装的材料、工艺和可靠性”学术讲座

前言：电子产品日益小型化、高功耗和环保要求对电子封装和PCB组装以及材料供应商提出了许多挑战。在这次讲座中我们将详细讲解电子元件封装和PCB组装技术以及工艺，并了解组装材料和工艺对最终产品质量和可靠性的影响。例举并讨论组装材料，例如焊料合金、焊膏、助焊剂和芯片粘接材料的主要特性，及评估认证这些材料和工艺优化的方法。对HoHS和无铅加工技术和可靠性进行深入的探讨。进一步，我们将回顾发生在电子元器件和PCB组装中的主要失效机理。我们将以实际案例来讲解产品可靠性评估，寿命预测，HALT／ESS试验方法。     

相序电路的分析与设计

相序电路用来指示三相交流电的相位顺序正确与否。本文对该矢量电路进行了详尽分析，给出了50Hz和400Hz相序电路元件参数选取的合理取值。     

应用在ACFM无损检测仪器中的正交信号源设计

本文介绍了一种应用在交变磁场测量(ACFM)无损检测仪器中的正交信号源,给出了系统结构设 计、硬件构成以及软件流程等。该信号源通过采用闭环控制,由外接负载引起的信号源正交相位 变化可自动调整在90°±0.1°范围内。     

人工神经网络理论及其应用

简要介绍了人工神经网络的发展过程和基本理论，从神经网络具有自学习功能、联想存储功能和高速寻找优化解的能力三个方面论述了其特点和优越性，详细阐述了在模式识别、信号处理、自动控制、人工智能、自适应的人机接口、优化计算、通信以及其它方面的应用，探讨和分析了其发展前景。     

基于竞争终端个数和跳数的802.11Mesh网络公平性优化机制

设计了一种基于竞争终端个数和跳数的公平性优化机制通过调整MeshAP的协议参数来改善不同跳数间竞争终端的公平性,同时,根据同一MeshAP下竞争终端的个数,按照预先设定的区间,动态调整其下各终端的协议参数,从而在改善系统传输性能的同时,进一步优化不同跳数间竞争终端的公平性.给出了这一机制的详细实现步骤,并利用ns2,对这一新的机制在各种场景下进行了大量的仿真实验.相关实验结果验证了这一优化机制不仅算法简单,系统开销小,适合于复杂多变的无线环境,而且能够根据竞争终端个数动态对无线系统中不同跳数下的竞争终端的公平性进行整体的优化.     

湖北省SDH传输网扩容工程中DXC的保护及网络优化

1概述2000年，为缓解湖北省内各地市至武汉以及地市之间通信紧张的局面，给各类业务的发展提供大容量、安全可靠的传输通道，湖北电信公司在全省范围内对原有的SDH传输网进行了一次空前规模的扩容，即省网扩容工程。此次扩容共兴建了12个线路速率为2郾5Gbit/s的子网，覆盖了全省31个地、市、州局，并在业务量较大的汉口、襄樊、荆门、荆州和宜昌5个局站部署了同步数字交叉连接设备（DXC），通过这5个DXC节点将12个子网连接起来，形成了一个具有自我保护功能的SDH传输网。省网扩容系统采用的保护方式有复用段保护和DXC保护两种。复用…     

GSM无线网络优化若干问题探讨

随着移动通信的快速发展，移动用户的高速增长及话务量的提高，如何充分利用网络资源，合理规划、优化无线网络是营运商在通信网建设时期面临的一个非常重要的问题，对GSM无线网络结构优化的若干问题进行了探讨和分析，给出相应的仿真预测图。     

V波段小型化低相噪频率综合器

本文研究了一种V波段超小型低相噪频率综合器,研制了L段捷变频频综、Ku波段取样锁相源、上变频组件、倍频器等四个小型化组件.为了得到较低的相位噪声和捷变频速度,本捷变频频综采用上变频-倍频方案,其中DRO PLS保证低相位噪声性能,L波段捷变频频综保证捷变频功能.该频综尺寸为100×80×30mm³,相位噪声低于-86dBc/Hz(1kHz),捷变频时间小于40μs,杂波抑制优于-60dBc.     

PHS短信网络规划及优化

本文对比PHS短信网络与GSM短信网络的不同之处,结合笔者在网络建设中的实际经验,探讨了PHS短信网络规划及优化中值得注意的一些关键问题。