流水线综合调度算法

在ASIC设计中,时序行为是设计者考虑的主要目标.高层次综合领域中时序约束下的调度算法对ASIC设计的优化结果起着重要作用.对于通信接口芯片设计,数据帧依照时间顺序依次到达,因此,采用流水线数据通道对帧数据进行处理是有效的优化方法.下文提出的对于流水线结构综合的调度算法采用拉格朗日松弛对系统进行初步估计,在次梯度迭代过程中对底层优化问题进行分解,以减小拉格朗日松弛的震荡.在对系统初步估计满足设计要求的情况下,采用粒子群算法进行优化,以求得在时序约束下的最优化流水线调度解.     

ISP器件在高速通信系统中的应用

ISP器件具有集成度高、功能强、速度快、设计灵活和在系统逻辑重构等优点。为了改善数字通信系统发射和接收数据的同步性能，保证系统工作稳定、可靠，用ISP器件实现数字相关器。本文介绍了数字相关器的工作原理，电路设计方案和实现过程。针对通信系统中对速度的要求，在电路设计中采用了流水线技术，用Max＋PlusⅡ软件设计了十六位高速数字相关器。给出了十六位高速数字相关器顶层逻辑电路图及仿真波形图，由波形图可以看出，系统工作速度等于时钟频率。系统仿真正确后，用ISP器件实现了高速数字相关器。     

多Transputer网络的构造及其流水线操作的实现

介绍了Transputer的特性,着重论述建立多Transputer拓朴互连网络的一般方法,讨论了在多Transputer并行处理网络上实现流水线操作,并给出实例.     

JPEG2000小波提升算法的硬件设计

离散小波变换是当今许多图像处理和压缩技术的基础,并被最新的ISO/IEC静态图像压缩标准JPEG2000所采用.基于提升方法的离散小波变换比传统的基于卷积的运算量小.我们为JPEG2000中的小波提升算法提出一个硬件结构,该结构整体运算速度高,存储需求低,硬件资源耗费少.我们提出在数据通道之外实现边界扩展,以降低数据通道的复杂性,提高运算效率.我们通过采用流水线技术,进一步提高了硬件设计的运算效率.     

一种流水线型高速过采样∑-△调制器

提出了一种采用流水线采样输入的开关电容型∑－△调制器的实现方法，该方法充分利用了时钟的每一时刻。用此方法设计的∑－△调制器来样速率可提高３０％。实验表明，这种方法是完全可取的。     

适应嵌入控制应用的RISC结构选择

本文重点阐述在RISC嵌入式应用中面对影响实时性的若干问题及其一般解决方法，其中包括cache,pipeline，寄存器组，存贮器管理以及中断的合理处理。     

MPEG-4视频编解码器的DSP移植及优化

简要介绍了基于TMS320DM642的MPEG-4视频编解码器的硬件系统结构和软件任务流程,并重点阐述了MPEG-4视频编解码模块在DM642平台上的移植和优化.实验结果表明,移植和优化后可以实现视频的实时处理,并能保持较高的图像质量和压缩效率.     

一种基于0.35m工艺的高速混合旋转结构DDFS

设计实现了一种基于CORDIC算法和乘法器的直接数字频率合成器。采用混合旋转算法实现相位幅度转换,最高工作频率达到400MHz。在算法级,将DDFS中需要执行的π/4旋转操作分成两次旋转完成,第一次旋转采用CORDIC算法,第二次旋转采用乘法器来完成,同时采用流水线结构来实现累加器,提高整体性能。在晶体管级,采用DPL(Double-pass-transistor logic)逻辑实现基本电路单元,减少延迟提高速度。经0.35μmCMOS工艺流片,在400MHz的工作频率下,输出信号在80MHz处,SFDR为76.47dB,整个芯片面积为3.4mm×3.8mm。     

16位流水线ADC系统级建模及仿真

基于MATLAB/Simulink的平台,设计并实现了16bit 100M流水线模数转换器(ADC)系统仿真的理想模型.在充分掌握流水线ADC整体结构基础上,对其基本模块进行建模,充分考虑并加入电路的非理想特性和噪声,使整个系统模型接近实际电路.在输入信号为40MH2,采样时钟频率为100MHz时,分别对理想模型和加入非理想因素后的模型进行仿真比较,得到各项性能指标.对实际电路的设计具有一定的借鉴作用.     

用于流水线A/D转换器的改进型数字自校准算法

数字自校准算法在高精度流水线ADC中应用越来越广泛.目前,基于数字自校准算法的流水线ADC的结构一般都是1.5位/级.基于对各种结构优缺点的分析,选择在芯片功耗和面积方面有很强优势的2位/级结构,并设计了一种符合这种结构的改进型数字自校准算法.这种改进算法解决了目前数字自校准算法中校准参数不准确的问题,使校准输出后的数据准确度更高.实验结果表明,该改进型数字自校准算法使系统的线性度有了很大的提升.