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141.
通过研究铁电存储器、磁性随机存储器、相变存储器和阻变存储器4种新型非易失性存储器的抗辐射能力,总结了每种非易失性存储器的总剂量效应和单粒子效应。针对总剂量效应和单粒子效应进行了对比与分析,得到了目前的新型非易失性存储器的抗辐射能力仍然取决于存储单元以外的互补金属氧化物半导体(CMOS)外围电路的抗辐射能力。该结论为抗辐射非易失性存储器的研究提供了参考。 相似文献
142.
SIMOX材料注F+后的SIMS分析 总被引:1,自引:0,他引:1
实验中采用三种剂量注入SIMOX材料中,注入剂量分别为5×10^12F^+/cm*^2,5×10^13F^+/cm^2,1×10^5F^+/cm^2,用SIMS技术了F在材料中的浓度分析,结果表明,随着注F^+能量和剂量的改变,F^+在材料中的深度分布也相应改变。 相似文献
143.
144.
本文中我们提出了一个用于辐射加固的SRAM基FPGA VS100的输入输出模块阵列,该FPGA用0.5微米部分耗尽SOI工艺设计,在中电集团58所流片。与FPGA的特性一致,每一个IO单元都由布线资源和两个IOC组成,IOC包括信号通路电路,可编程输入/输出驱动器和ESD保护网络组成。IO模块能用于不同的工作模式时,边界扫描电路既可以插入在输入输出数据路径电路和驱动器之间,也可以作为透明电路。可编程IO驱动器使IO模块能够用于TTL和CMOS电平标准。布线资源使得IO模块和内部逻辑之间的连接更加灵活和方便。辐射加固设计,包括A型体接触晶体管,H型体接触晶体管和特殊的D触发器的设计提高了抗辐射性能。ESD保护网络为端口上的高脉冲提供了放电路径,防止大电流损坏内部逻辑。这些设计方法可以适用于不同大小和结构的FPGA设计。IO单元阵列的功能和性能经过了功能测试和辐射测试的考验,辐照实验结果表明,抗总剂量水平超过100Krad(Si), 抗瞬态剂量率水平超过1.51011rad(Si)/s,抗中子注入量水平达到11014 n/cm2。 相似文献
145.
一种抗辐射加固功率器件──VDMNOSFET 总被引:1,自引:0,他引:1
采用 Si3N4- Si O2 双层栅介质及自对准重掺杂浅结 P+区研制出了一种抗辐射加固功率器件—— VDMNOS-FET (垂直双扩散金属 -氮化物 -氧化物 -半导体场效应晶体管 ) .给出了该器件的电离辐射效应及瞬态大剂量辐射的实验数据 ,与常规 VDMOSFET相比获得了良好的抗辐射性能 .对研制的 2 0 0 V VDMNOSFET,在栅偏压 +10 V,γ 总剂量为 1Mrad (Si)时 ,其阈值电压仅漂移了 - 0 .5 V,跨导下降了 10 % .在 γ瞬态剂量率达 1× 10 1 2 rad(Si) /s时 ,器件未发生烧毁失效 .实验结果证明 Si3N4- Si O2 双层栅介质及自对准重掺杂浅结 P+区显著地改善了功率 MOS器件的 相似文献
146.
抗辐射电子学是一门交叉性、综合性的学科,其研究的辐射效应规律、损伤作用机制、加固设计方法、试验测试方法、建模仿真方法等对极端恶劣环境中的电子系统的可靠工作至关重要。对核爆炸中子、γ和X射线,空间和大气高能粒子产生的各种损伤效应(如瞬时剂量率效应、总剂量效应、单粒子效应、位移效应等)的研究现状进行了系统梳理。对辐射之间、辐射和环境应力之间的协同损伤效应(如长期原子迁移对瞬时剂量率感生光电流的影响,中子和γ射线同时辐照与序贯辐照、单因素辐照的损伤差异,质子和X射线、中子辐照的损伤差异,γ射线辐照与环境氢气的协同损伤效应等)的研究进展进行了详细介绍。阐述了国内外在核爆、空间和大气辐射加固研究方面的最新技术进展。总结了国内外在地面实验室对空间、大气或核爆辐射各种效应进行试验模拟和建模仿真的相关能力。最后对21世纪20年代以后抗辐射电子学研究领域潜在的挑战和关键技术进行了展望。 相似文献
147.
148.
功率金属-氧化物半导体场效应晶体管(MOSFET)空间使用时易遭受重离子轰击产生单粒子效应(单粒子烧毁和单粒子栅穿)。本文对国产新型中、高压(额定电压250 V,500 V)抗辐照功率MOSFET的单粒子辐射效应进行了研究,并采取了有针对性的加固措施,使器件的抗单粒子能力显著提升。结果表明:对250 V KW2型功率MOSFET器件进行Bi粒子辐照,在栅压等于0 V时,安全工作的漏极电压达到250 V;对500 V KW5型功率MOSFET器件进行Xe粒子辐照,在栅压等于0 V时,安全工作的漏极电压达到400 V,并且当栅压为-15 V时,安全工作的漏极电压也达到400 V,说明国产中、高压功率MOSFET器件有较好的抗单粒子能力。 相似文献
149.
In order to minimize leakage current increase under total ionizing dose (TID) radiation in high density memory circuits, a new isolation technique, combining deep trench isolation (DTI) between the wells, local oxi- dation of silicon (LOCOS) isolation between the devices within the well, and a P-diffused area in order to limit leakage at the isolation edge is implemented in partly-depleted silicon-on-insulator (PD-SOI) technology. This ra- diation hardening technique can minimize the layout area by more than 60%, and allows flexible placement of the body contact. Radiation hardened transistors and 256 Kb flash memory chips are designed and fabricated in a 0.6 μm PD-SOI process. Experiments show that no obvious increase in leakage current is observed for single tran- sistors under 1 Mrad(Si) radiation, and that the 256 Kb memory chip still functions well after a TID of 100 krad(Si), with only 50% increase of the active power consumption in read mode. 相似文献
150.