一种新型的PLL／DDS混合型微波频率合成器的研究

本文研究了一种新型的微波频率合成器。该频率合成器将普通的锁相环技术和直接数字频率合成器有机地结合起来，只需在一般的单环频率合成器的基础上增加少量器件，就可以获得精确的频率分辨和相当低的相位噪声，性能大大优化单环频率合成器而仅略低于双环，结构却比环简单，成本也较低。     

高性能集成锁相环中低失配电荷泵的设计

在分析电荷泵结构、工作原理和产生杂散机理的基础上,该文提出了一种低静态电流失配、低时序失配的高性能电荷泵。此电荷泵通过减小电荷泵开关过程中时序失配和电流失配,减小了高频锁相环中的抖动和杂散。基于中芯国际0.18 m CMOS射频工艺技术和1.8 V电源电压,对采用此高性能电荷泵的锁相环进行了相位噪声仿真。仿真结果验证了这些锁相环具有低噪声特性：在480 MHz的输出频率下,二阶锁相环的周期抖动为1.05 ps,最大参考杂散为-121 dBc。     

一种新的锁相环自调谐方案

提出了一种用数字和模拟电路的方法实现宽调谐范围,减小VCO增益的方案。该方案将宽调谐范围分成一系列相互重叠的子带,用数字调谐电路来设置安排正确的子带频率,结合模拟调谐,锁相环(PLL)能锁定到正确的频率值。深入讨论了方案的具体实现及相关问题,并实现了一个调谐范围为1.7~2.1 GHz,控制位为5位的自调谐锁相环。SpectreVerilog仿真表明,电路能够有效地工作,在20μs内完成自调谐,并自动切换到模拟调谐,且能工作在复位自调谐和信道切换自调谐两种工作模式,适合应用在全集成、宽调谐范围的VCO锁相环中。     

一种500MHz高性能锁相环的设计

随着专用集成芯片（ASIC）和系统芯片（SOC）的飞速发展,芯片内部生成可变频率的稳定时钟变得至关重要,设计一个高性能锁相环正是适应了这样的需求。本文在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构。它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片（ASIC）和系统芯片（SOC）的实现提供最基础且最重要的可应用时钟产生电路。模拟结果表明：该锁相环可稳定输出500 MHz时钟信号,稳定时间小于700ns,在1．8V电源下的功耗小于18mW,噪声小于180mV。     

基于CD4046锁相环的电压隔离采样电路设计

本文以锁相环频率跟踪技术为基础，结合锁相环芯片 CD4046 实现了一种电压隔离采样电路，并对电路进行了实验分析。该电路简单实用，采样信号能够直接作用于控制系统，方便后级电路进行控制。     

带串口的锁相环频率合成器MC145170的应用

介绍MOTOROLA公司锁相频率合成器MC145170的内部结构及特点,实际应用中的问题考量,基于MC145170的环路滤波器的设计方案,该方案可较好地满足工程设计中对相位噪声的要求。     

高性能电荷泵电路的设计

针对常用的电荷泵电路存在的电荷泄漏和充放电流失配等不利因素，设计了一种全差分高精度电荷泵，降低了锁相环（PLL）的相位偏差。     

一种应用于非接触智能卡锁相环连续时钟电路

本文针对13.56MHz非接触智能卡芯片(符合ISO/IEC14443 type A协议标准)特殊应用,实现一种基于锁相环结构的连续时钟电路。电路在载波存在或丢失情况下,均能提供稳定准确的时钟频率,连续时钟电路输出13.56MHz时钟,功耗60μA,面积为165X150μm2。芯片经过SMIC 0.18μm eFlash工艺流片验证,测试表明在协议规定的1.5A/m-7.5A/m场强范围,各种交互波形情况下,芯片均工作正常。     

用90nm CMOS数字工艺实现的低抖动时钟锁相环设计

用90nmCMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时的均方抖动为3.7977ps,周期峰峰值抖动为31.225ps,核心功耗约为9mW.锁相环可稳定输出的频率范围为125MHz到2.7GHz.     

快速锁定频合器解决方案的分析与实现

跳频通信系统中频率合成器的频率转换速率直接影响到系统的抗干扰能力.文章对锁相环频率合成器的锁定时间进行了分析与仿真,介绍了各种途径频率转换快速锁定的解决方案,采用其中的基于DDS分数分频的锁相环频合器方案,实现了S波段宽带跳频频合器测试,结果表明:在频率间隔为500 MHz时,相位锁定时间为110 μs,且相噪低、频谱纯度高,可大大提升系统性能.