2.5Gb/s 0.18μm CMOS时钟数据恢复电路

采用TSMC公司标准的0．18μm CMOS工艺，设计并实现了一个全集成的2．5Gb／s时钟数据恢复电路．时钟恢复由一个锁相环实现．通过使用一个动态的鉴频鉴相器，优化了相位噪声性能．恢复出2．5GHz时钟信号的均方抖动为2．4ps，单边带相位噪声在10kHz频偏处为-111dBc／Hz．恢复出2．5Gb／s数据的均方抖动为3．3ps．芯片的功耗仅为120mW．     

无线局域网接收机用频率综合器的关键技术

对无线局域网接收机用锁相环型频率综合器的几项关键技术进行了研究.首先分析了锁相环型频率综合器的结构并提出了系统的主要参数.采用TSMC 0.18μm射频CMOS工艺设计了一个具有低相位噪声的单片LC调谐型压控振荡器.其在4.189GHz频点上4MHz频偏处所测得的相位噪声为-117dBc/Hz.采用TSMC 0.18μm混合信号CMOS工艺实现了具有低功耗的下变频模块电路.该电路在1.8V电源供电下可正常工作,功耗为13mW.     

双调制锁相频率合成器的设计与实现

通过调制VCO实现FSK调制的锁相频率合成系统,由于环路误差传递函数的高通特性会使低频调制频偏(或相偏)降低甚至消失,针对这个缺点,提出了双调制的方法,即同时对基准源和环路的VCO进行调制。在一定条件下,双调制后的频偏不受环路的影响且又能保证调制载频的高稳定度,通过计算给出了满足这种条件的关系式和实际电路的表现特征及实现方法。实验证明该方法效果显著,可实现低频至直流任意信号的调制。     

1 ns脉宽延迟可调码型发生器在低速时钟下的实现方案

利用Altera公司高端FPGA芯片StratixIIFPGA的内嵌式增强型锁相环的特性,在采用较低速率时钟的情况下,通过配置锁相环参数,实现了高速率、占空比和延迟均可调的码型发生器,精度可达1ns.文中给出该算法的实现方案,并对其实现误差进行了讨论.最后用EP2S30F484C5芯片对该算法进行了实现,取得了预期的效果.     

面向广域网的代理管理支援系统

广域网由若干AS组成，广域网中发生故障，或者AS间发生故障，从一个AS不可能掌握其它AS的状态，必须协调许多AS参与工作，查明原因，修复故障。文中介绍的两个系统在广域网上投入运行后，网络管理更趋合理完美。     

2.5Gb/s 0.18μm CMOS时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,设计并实现了一个全集成的2.5Gb/s时钟数据恢复电路.时钟恢复由一个锁相环实现.通过使用一个动态的鉴频鉴相器,优化了相位噪声性能.恢复出2.5GHz时钟信号的均方抖动为2.4ps,单边带相位噪声在10kHz频偏处为-111dBc/Hz.恢复出2.5Gb/s数据的均方抖动为3.3ps.芯片的功耗仅为120mW.     

可键控高频频率合成器的设计

频率合成是将一个高稳定度和高精度的基准频率经过四则运算,产生同样稳定度和准确度的任意频率的技术。文中采用可编程数字频率合成芯片MC145151-2,结合单片机技术对频率步进值和输出频率值进行选择和控制,实现频率设置的程控化,完成输出频率在90 MHz~110 MHz范围变化的高频频率合成器的设计。阐述了该高频频率合成器软、硬件设计过程和参数计算方法,并对其进行各指标测试,结果表明该频率合成器具有较低的相位噪声、很高的频率稳定度。     

一种新型低电荷共享电荷泵电路

采用GSMC0.18μm工艺设计了性能优良的电荷泵,与传统电荷泵相比,此电荷泵具有低失配(mismatch≤2%)、低功耗(≤0.15mw)、低电荷共享的特点,可广泛应用于电荷泵锁相环(CPPLL)中。     

GPS接收机伪码锁相环设计

本文介绍了 GPS 接收机核心算法中的伪码跟踪锁相环设计，对实际应用中的非相干延迟锁定环的工作原理进行了详细推导，着重介绍了归一化超前减滞后包络鉴相器和理想二阶环的设计。