二值图边界的快速提取

本文提出了一种快速提取二值图边界的方法，并详细讨论了硬件设计方案．该方法采用2×2窗口来跟踪边界，并能将连通区的所有边界（包括区域内部空洞的边界）全部提取出来．在硬件设计方案中，为了提高速度，采用了窗口并行存取技术。对若干图象进行处理的结果表明，对于多数大小为512×512的图象，提取边界的时间可在40ms以内．     

采用FPGA实现的8位高速并行乘法器

利用Altera公司的MAX PLUSⅡ软件及FPGA器件中的FEX10K10芯片来实现8位并行乘法器。对设计的器件进行了仿真。结果表明本设计是正确的。要用FPGA设计电路大在缩短了设计周期，降低了开发成本。     

Photonic ultra-wideband monocycle pulses generation using semiconductor optical amplifier and electro-absorber in parallel

A scheme for photonic generation of ultra-wideband （UWB） pulses using a semiconductor optical amplifier （SOA） and an electro-absorber （EA） in parallel is proposed and numerically demonstrated. By adjusting the time delay between two pump signals incident into the SOA and the EA, we can obtain monocycle pulses with reversed polarities and different bandwidths. The proposed method is flexible in pulse shaping and easy in practical optimization.     

并行级联分组码的一种新的迭代译码算法

并行级联分组码比串行级联分组码具有更高的码率,基于LLR计算的Turbo迭代译码算法使其内外分量码均做到了软判决译码。通过引入校正因子a（m）,将接收信息与子译码器的输出软信息进行线性叠加反馈能在省去繁琐的LLR计算的情况下实现并行级联分组码的Turbo迭代译码。仿真研究表明,若将译码器的输出进行简单的相关运算,可进一步改善译码器性能。     

高速专用GFP处理器的FPGA实现

采用FPGA实现了非标准用户数据接入SDH网络时,进行数据GFP封装和解封装的处理器电路.在处理器电路中引入了缓冲区管理器,使得电路能够有效处理突发到达、瞬时速率较高的客户数据;采用了并行CRC算法,进一步地提高了GFP处理器的处理速度.GFP处理器在xilinx xc2vp2上实现,共占用大约700个4输入查找表,采用80MHz系统工作时钟,8位数据总线宽度时,数据处理能力可达640Mb/s.     

MPEG-4视频编解码器的DSP移植及优化

简要介绍了基于TMS320DM642的MPEG-4视频编解码器的硬件系统结构和软件任务流程,并重点阐述了MPEG-4视频编解码模块在DM642平台上的移植和优化.实验结果表明,移植和优化后可以实现视频的实时处理,并能保持较高的图像质量和压缩效率.     

符合CMMB标准的LDPC解码器设计

根据CMMB中LDPC码校验矩阵的结构特点,提出了一种部分并行译码结构的实现方法,并在Altera的StratixlI-EP2S180F1020C3型FPGA上实现了这种结构.该设计合理利用了LDPC校验矩阵的规律,使用了一种适当的存储器调用的控制策略.在几乎不增加硬件资源的情况下,实现了两种码率的复用.     

一种改进的部分并行干扰对消多用户检测接收机

本文研究了部分并行干扰对消(PPIC)多用户检测算法,提出了一种新的PPIC接收机实现结构,这种新的实现结构与经典的PPIC接收机实现结构相比,在不损失接收机抗多址干扰性能的前提下,硬件资源开销降低为经典实现结构的约四分之一,提高了对硬件资源的使用效率.在此新型接收机结构的基础上,设计并实现了PPIC多用户检测接收机,测试结果显示本文设计的PPIC接收机具有显著的抗多址干扰能力,实测多址干扰条件下的误码率性能和抗远近效应性能与计算机仿真结果具有较好的一致性.     

南府·莲漪 一江烟水照晴岚

纵然时属三九寒冬,缺了夏荷飘香的南府莲漪依旧一派江南水榭的雅致模样。长桥卧波,廊腰缦回,流水汩汩,又有红火的中国结垂挂庭堂之上,仿佛就要信手拂去那些尘俗的喧扰,给这个别样的新年,增添上几许诗意盎然的摇曳之姿。     

Cadence公布新一代并行电路仿真器

Cadence设计系统公司宣布推出Cadence Virtuoso Accelerated Parallel Simulator（APS）,这是其新一代电路仿真器,具有业界常用的Virtuoso Pectre Circuit Simulator的完整精确性,用于解决所有工艺节点中最大型与最复杂的模拟与混合信号设计。作为Cadence多模式仿真解决方案（Cadence Multi—Mode Simulation,MMSIM）7．1版的一个关键部分,这种新型仿真器结合了可靠的Cadence仿真技术以及一种突破性的并行电路解算器,并配备一个全新设计的引擎,可以高效驾驭多重处理计算平台的性能。