基于CMMB系统的LDPC译码器的设计与实现

根据CMMB中LDPC码校验矩阵的结构特点,提出了一种部分并行译码结构的实现方法,并在XILINX的VirtexIV的XC4VLX80型FPGA上实现了这种结构。该设计充分利用了LDPC校验矩阵的规律,采用了一种适当的硬件结构和独特的存储器调用控制策略,故可在保证高性能和较大吞吐率的情况下,以较少的硬件资源实现两种码率的复用。     

随机并行梯度下降算法用于次镜校准的仿真研究

将随机并行梯度下降(SPGD)算法应用于共轴三镜系统次镜,无需进行误差测量,可直接通过调节次镜的6个自由度,寻求评价函数的最优值,从而简化了次镜的校准。分析了影响随机并行梯度下降算法校正速度的主要因素,并对其进行优化。仿真计算结果表明,在各参量选取合适的情况下,系统峰谷值及均方根显著改善,从而验证了SPGD算法用于校准次镜的可能性。     

FIR数字滤波器的FPGA实现研究

为了研究不同结构的FIR数字滤波器FPGA实现对数字多普勒接收机中FPGA器件资源消耗及其实现的滤波器的速度性能．在Xilinx ISE10．1开发平台中,采用VerilogHDL语言分别实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构。并在ModelSim仿真验证平台中仿真了实现设计。结果表明,改进串行结构的实现消耗资源少但滤波速度慢．并行结构的实现滤波速度快但消耗资源多,而DA算法的实现速度仅取决于输入数据的宽度,所以滤波速度通常较快且消耗的资源较少。     

基于FPGA的高速误码插入技术分析

随机误码插入技术用于数字网传输损伤模拟系统,以模拟信号在信道中的误码损伤。提出了当前误码损伤模拟设备存在处理速度慢、效率不高的问题,针对此问题分析了基于FPGA的误码插入常规方法。在此基础上提出了一种新型的高速并行误码插入方案,该方案采用线性反馈移位寄存器构造多路随机数发生器,同时保证误码图案的等效性,实现了对信号的并行处理。进行了测试,结果符合指标要求,性能良好,便于实现。     

一种用于半并行A/D转换器的比较器设计

简要介绍了半并行结构的A/D转换器原理。针对该结构的A/D转换器,提出了一种能自动校零、迟滞、全差分输入及多级前置放大的比较器。解决了输入失调电压、噪声环境下单转换、电荷注入、带宽、转换速度等问题。给出了应用该比较器的0.6μm CMOS半并行A/D转换器的性能。结果表明,设计的比较器能使丰并行ADC的DNL和INL小于±0.5 LSB,SNR大于48dB。     

一种基于多Agent的Web数据挖掘方法

基于多Agent的数据挖掘技术,不仅能够针对不同的Web数据综合采用不同的挖掘算法,而且可以在各站点进行并行挖掘,避免Web通信量过载。在简述Agent技术和Web数据挖掘技术的基础上,结合多Agent和Web数据挖掘,设计出一种新型数据挖掘模型,且进一步阐述了该模型,并做了一些分析测试。结果证明,该方法能有效提高Web数据挖掘的速度、准确率和覆盖率,提高了数据利用率。     

基于单点输入多点输出系统的模态参数测试系统设计

为了检测装备的机械结构损伤情况,采用模态参数进行识别分析。设计了一种用于单输入多输出方法的模态参数测试系统,给出了系统硬件结构及部分软件。该系统采用了多控制器方案,能够按照使用要求输出激励和并行采集数据,实现数据的海量存储。该系统具有通用性,可以用于多种用途。     

基于双DSP及VI技术的无线测控系统设计

针对工业测控的现状和需求,提出一种新型测控方案,并对其关键技术进行了研究。系统采用双DSP工作模式,并在此基础上提出了并行FFT算法,实现了双余度数据采集及处理,提高了数据处理效率;采用RS 485无线通信方式实现数据和控制信号收发;上位机端基于LabVIEW开发平台实现了信号收发,并提供ODBC数据库接口,将虚拟仪器技术和面向Internet的Web技术有机结合起来,很好地满足了监测系统互联和资源共享的需求。     

码流分配决策的VHDL实现及仿真

为解决图像码流庞大带来的存储和传输困难,提出了一种针对多路图像译码的码流分配决策,并采用VHDL语言来实现。码流分配前,对图像头文件进行检测,采用两片外挂RAM对检测后的码流进行乒乓操作后,送入多路并行图像处理模块,处理后的码流采用同样的分配方式进行缓存。结果表明该决策真正实现了图像码流传输的实时性和准确性,而且其可移植性强,可以应用到图像处理的很多领域,成为提高码流缓存和传输速度的桥梁。     

改进的实对称阵特征值分解并行化算法

实对称阵特征值分解在阵列信号处理中有十分重要的作用,例如波达方向估计技术中的MUSIC算法的主要计算量就是在对接收矢量的协方差矩阵进行特征值分解,因此采用并行化算法有重要意义。分析MUSIC算法的硬件实现特点后,提出了一种实对称矩阵特征值分解的并行化算法。采用该算法硬件实现时,并不增加计算复杂度,且计算机仿真结果表明在相同精度要求下,该算法的效率比常用算法明显提高。