时间约束下 ＦＰＧＡ 资源最小化的动态重构

针对可重构嵌入式系统算法中数据路径部分的时间划分,本文提出了一种在时间约束下实现应用数据路径所需的单元格数量最小化的动态重构策略。首先,把算法建模为一个无环数据流图G(V,E),其中顶点集V={O1,O2,…,Om}对应于算术算子和逻辑算子,有向边集E={e1,e2,…,ep}表示运算之间的数据依赖关系;其次,对应用设置一个约束时间T,通过E建模的数据依赖关系来执行算法,使得所需要的FPGA单元数量最少。具体实现是使用一个与目标相关的算子库,这个库可以将算子Oi需要的最大路径延迟ti和基本FPGA单元的数量Area(Oi)两个属性关联到图G的每个顶点,从而计算出精确的处理时间;最后,分析总的处理时间(配置和执行)与约束时间之间的差,对分区作出判决。基于一个图像处理算法的应用表明,本文提出的划分策略对于可重构嵌入式系统的设计是有效的。     

基于数字信号处理的高灵敏度水下光通信发收机设计与评估

根据水下可见光通信长距离传输的需求,对水下光通信信道进行建模仿真,并设计了一种基于数字信号处理的高灵敏度水下光通信发收机。在发收机中采用现场可编程逻辑门阵列（FPGA）进行开关键控（OOK）调制、编码以及有限长单位冲激响应滤波器滤波（FIR）、自适应门限判决、滑动均值滤波等数字信号处理手段提高系统信噪比及误码性能,并在不同水质环境中进行水下光通信实验,对整体通信系统进行误码率分析,验证系统性能。实验结果表明,在满足误码率等于10^-6条件下,接收机灵敏度可以达到-38 dBm。实验证明该通信系统在码速率5 Mbps、误码率10^-6条件下在Ⅰ类水质中传输距离达到20 m,Ⅱ类水质中传输距离10 m,Ⅲ类水质中传输距离可以达到4.5 m。     

新型装饰用PVC印刷设备的分析

阐述PVC印刷机的现状,新型PVC印刷机技术改进方向,主要技术要点、性能提升、可编程计算机控制器、Powerlink总线、伺服控制器的应用。     

基于FPGA的短波红外图像灰度级拉伸算法实现

为了增强短波红外成像仪的成像对比度,提高目标的识别率,介绍了一种基于现场可编程门阵列(FPGA)的灰度拉伸算法的实现方法。利用视频数据两帧之间灰度分布近似的特性,通过统计上一帧图像的灰度分布,计算图像拉伸所需要的参数,处理当前帧的图像,达到实时处理的效果。在灰度统计模块中,利用FPGA的片上块随机存储器(Block RAM)资源,采用非倍频的流水线数字逻辑设计,避免了跨时钟域的操作,降低了系统状态机的复杂度,提高了系统的工作频率。采用国产320×256元InGaAs面阵探测器,搭载了Xilinx Artix-7系列芯片的实验平台进行实验,仿真结果表明,该方法能有效提高短波红外图像的对比度,具有占用资源少、运算速度快、成本低、可移植性高等优点,满足短波红外成像仪实时灰度拉伸处理的设计要求。     

5G 功放DPD 的FPGA 宽带实现及自动优化

5G 宽带功放数字预失真器(DPD)的FPGA 实现过程中,常遇到数字处理带宽不够和资源有限问题,对 此,文中提出一种基于双路并行数据流的数字预失真带宽扩展方法和基于Zynq Ultrascale+ MPSoC 的自动化模型优化 验证方法,可快速实现对5G 宽带功放线性化方案的优化。使用该并行处理结构的数字预失真器,克服了数字电路最 大时钟频率造成的对FPGA 线性化带宽的限制,使得数字预失真电路在每个时钟周期内可以处理更多的数据,不仅有 效地增加了数字处理带宽,而且降低了DPD 的功耗。然而,这种带宽增加以消耗更多硬件资源为代价,对此,文中同时 提出了对预失真非线性模型的在线自动优化方法,以简化非线性模型、降低DPD 的硬件资源开销。最后,在Zynq Ultrascale+ FPGA 实验平台上实现了具有两路并行数据处理的I-MSA 自优化数字预失真电路,采用100 MHz 的5G 新无 线电(NR)信号在2. 6 GHz 功率放大器上进行线性化实验验证,获得了满意的预失真性能,验证了所提方法的有效性。     

FPGA三模冗余工具的关键技术与发展

SRAM型现场可编程门阵列(FPGA)在空间辐射环境中容易受到单粒子效应的影响,从而发生软错误,三模冗余技术(TMR)是目前使用最广泛的缓解FPGA软错误的电路加固技术。该文首先介绍了三模冗余技术研究现状,然后总结了三模冗余工具常用的细粒度TMR技术、系统分级技术、配置刷新技术、状态同步技术4项关键技术及其实现原理。随着FPGA的高层次综合技术愈发成熟,基于高层次综合的三模冗余工具逐渐成为新的研究分支,该文分类介绍了当前主流的基于寄存器传输级的三模冗余工具,基于重要软核资源的三模冗余工具,以及新兴的基于高层次综合的三模冗余工具,最后对FPGA三模冗余工具的未来发展趋势进行了总结与展望。     

一种密码专用可编程逻辑阵列的分组密码能效模型及其映射算法

密码专用可编程逻辑阵列(CSPLA)是一种数据流驱动的密码处理结构,该文针对不同规模的阵列结构和密码算法映射实现能效关系的问题,首先以CSPLA的特定硬件结构为基础,以分组密码的高能效实现为切入点,建立基于该结构的分组密码算法映射能效模型并分析影响能效的相关因素,然后进一步根据阵列结构上算法映射的基本过程提出映射算法,最后选取几种典型的分组密码算法分别在不同规模的阵列进行映射实验.结果表明越大的规模并不一定能够带来越高的能效,为取得映射的最佳能效,阵列的规模参数应当与具体的硬件资源限制和密码算法运算需求相匹配,CSPLA规模为4×4～4×6时映射取得最优能效,AES算法最优能效为33.68 Mbps/mW,对比其它密码处理结构,CSPLA具有较优的能效特性.     

《全球报道3》：全球模拟、电源、系统和IC设计

2004年,我们考虑将全球报道作为每年的一项工作,它将使我们能充分利用我们在全球的编辑资源,并以我们的文章为全球读者服务。读者似乎很欣赏创刊版和2005版,因此我们现在提供第三期年度报道。全世界的工程师都面临着按照国际标准和规定来做设计,其工作的全球市场潜力等全球性问题。我们相信:您将会发现《全球报道3》在这两方面都会给予您启发。今年,我们的全球报道侧重于各种围绕四个设计领域的全球性问题。模拟设计,电源系统设计,基于微处理器的设计、芯片设计。本期全球报道都包含一篇针对上述每个领域的基础文章。此外,每个部分都包含若干篇附文,用其它学科、产品和应用的相关信息来实现全面覆盖,例如测试、可编程逻辑和无线通信。