溶胶-凝胶法制备(Ca1-xMgx)SiO3陶瓷及其微波介电性能

以硝酸钙、硝酸镁、正硅酸乙酯为先驱体, 利用溶胶-凝胶法合成(Ca1-xMgx)SiO3(x=0.1、0.2、0.3、0.4、0.5)陶瓷粉体, 研究了Mg2+取代Ca2+对陶瓷物相组成、烧结特性以及微波介电性能的影响规律. 结果表明, Mg2+在CaSiO3中的最大固溶度不超过0.2；随着Mg2+对Ca2+取代量的增加, 陶瓷在烧结后的主晶相出现从CaSiO3相向CaMgSi2O6相的转变,陶瓷的烧结特性及介电性能出现先增加后下降的趋势；当x=0.3 时, 陶瓷体中CaSiO3相与CaMgSi2O6相共存, 克服了单相CaSiO3或CaMgSi2O6易成片长大的缺点,有效减少了陶瓷中残留的气孔, 提高烧结体致密性. (Ca0.7Mg0.3)SiO3在1320 益烧结后介电常数为6.62, 品质因数为36962 GHz.     

低色温高显色性大功率白光LED的制备及其发光特性研究

用GaN基大功率蓝光LED芯片作为激发光源，分别用荧光粉转换法和红光LED补偿法制备了不同相关色温及显色指数的白光LED。对器件的发光特性研究表明，采用监光LED芯片激发单一黄色荧光粉，虽可以获得光通量和发光效率较高的白光LED，但其色温较高，显色性较差；在黄色荧光粉中添加红色荧光粉，由于光谱中红色成分的增加，可降低器件的色温，并提高器件的显色性，但由于目前红色荧光粉的转换效率较低，致使器件的整体发光效率不高；采用蓝光LED芯片激发黄色荧光粉，同时用红光LED进行补偿，通过调整蓝光和红光LED芯片的工作电流以及荧光粉的用量，可获得低色温和高显色性白光LED，而且整体发光效率较高。     

一种基于MEMS的射频低相位噪声压控振荡器的研制

利用微机械可变电容作为频率调节元件,制备了一种中心频率为2GHz的 LC VCO.微机械可变电容的控制极板与电容极板分离,并采用表面微机械工艺制造,在2GHz时的Q值最高约为38.462.MEMS VCO的测试结果表明,偏离2.007GHz的载波频率100kHz处的单边带相位噪声为-107.5dBc/Hz,输出功率为-13.67dBm.对微机械可变电容引起的机械热噪声以及减小空气压膜阻尼来降低相位噪声的方法进行了讨论,提出了一种优化阻尼孔数目的方法.     

REM0.64：端子

TEC onnectivity推出用于汽车线束的REM0．64端子，REM0．64端子适用于低电流和信号传输，以及有防水要求的连接器。     

富士通半导体推出宽电压双Flash MCUM B95650系列

富士通半导体（上海）有限公司今日宣布推出采用新工艺的宽工作电压、12bit高精度ADC、且带主从12C控制器的高性价比双FLASH通用8位微控制器MB95560系列。该系列产品包括采用SOP24、TSSOP24、QFN323种封装形式的24款产品。     

一种低损耗LTCC威尔金森功分器设计

设计了一种低损耗LTCC威尔金森功分器。采用低温共烧陶瓷技术,达到器件小型化设计的目的。利用交叉叠层的方法,减小了两路电路自身的寄生电容从而减小了功分器的插入损耗。为了验证该设计的可行性,采用这种结构设计制作通带为1 425~1 900 MHz的威尔金森功分器,加工后测得其插入损耗小于–3.25 d B,尺寸仅为3.2mm×1.6 mm×0.9 mm。     

具有快速开关和低VCESAT的1200V碳化硅双极性晶体管

由于能源成本上升和人们积极应对全球变暖,电力电子设备的能源效率已经变得越来越重要。为了提升电力电子设备的能源效率,具有较低功率损耗的功率半导体器件技术是关键所在。在半导体器件中,功率损耗的降低可以改善系统效率,并带来直接的能源节省。降低的低功率损耗同样是有益的,可以减小系统体积,并增加像在混合动力及电动汽车领域的市场渗透。     

富士通半导体推出宽电压双FIash MCU MB95650系列

富士通半导体（上海）有限公刮日前宣布推出采用新工艺的宽工作电压、12bit高精度ADC、且带主从I2C控制器的高性价比双FLASH通用8位微控制器MB95560系列。该系列产品包括采用SOP24、TSSOP24、QFN32三种封装形式的24款产品。     

μPA2600等：功率MOSFET

瑞萨电子株式会社推出八款低功耗P通道和N通道功率金属氧化半导体场效晶体管（MOSFET）产品，适用于包括智能手机和笔记本在内的便携式电子产品。具有低功耗（低导通电阻），器件包括20V（VDSS）μPA2600和30VμPA2601，配置了超紧凑型2mm×2mm封装。     

基于JESD204B协议高速并行8 bit/10 bit解码电路设计

提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码.所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449 μm2.后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求.将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s.