可配置精度的YCbCr到RGB解码器

提出一种无乘法器并可配置精度的YCbCr到RGB高性能视频解码电路.该电路采用加法和移位计算代替浮点乘法运算,以减少电路面积;电路内部采用流水线结构提高数据转换频率;根据功耗、面积、转换精度等不同的应用要求,可配置内部加法器和流水线寄存器位宽实现各种电路需求;支持YUV111,YUV421,YUV411等压缩图像格式转化.根据FPGA实验表明,用该硬件加速后的视频解码速度可提高10%～20%,同时保证图像的质量.     

GF（2^8）上快速乘法器及求逆器的设计

基于多项式乘法理论，采用高层次设计方法，设计并采用ＦＰＧＡ实现了ＧＦ（２＾８）上８位快速乘法器，并利用该乘法器设计了一个计算ＧＦ（２＾８）上任一元素的例数的求逆器，该乘法器与求逆器可以应用于ＲＳ（２５５．２２３）码编／译码器。     

用EMODL实现的高速低功耗流水线乘法器

实现快速、低功耗以及节省面积的乘法器对高性能微处理器 (例如 DSP和 RISC)而言是至关重要的。文中详尽论述了新型的增强型多输出多米诺逻辑 ( EMODL)及其 n-MOS赋值树的尺寸优化方法 ,并用它实现了高速低功耗 2 0× 2 0 bit流水线乘法器。最后 ,通过 HSPICE仿真 ,确认了该乘法器结构的优越性 :流水线等待时间小 ( 2倍于系统时钟 )、运算速度高 ( 10 0 MOPS)以及低功耗 ( 2 3 .94m W)     

NBXSBA010：100MHz LVPECL时钟振荡器

NBXSBA010晶体振荡器使用高Q值基础模型晶体和模拟PLL乘法器来提供单频或双频、超低抖动和相位噪声的低压正射极耦合逻辑（LVPECL）／共模逻辑（CML）差分输出。     

直接补码阵列乘法的手工计算方法

直接补码阵列乘法器的工作原理是《计算机组成原理》课程的难点。教材在介绍定点数乘法时包括3种乘法器电路,其中在直接补码阵列乘法器中,被乘数和乘数均采用补码表示,符号位一起参加运算,积也采用补码形式表示。文中从补码与真值的关系出发,结合一般化的全加器形式,说明负权参加运算时的特征,并介绍如何将出现在数值位中的负权值在不改变真值的情况下向左移动,直至符号位。通过4种情况给出4个实例,说明使用直接补码阵列乘法的手工计算方法,从而揭示出直接补码阵列乘法器的工作原理。     

用于晶体振荡器温度补偿的次方电压产生方法

为了获得更高精度的时钟源,需要对晶体振荡器进行温度补偿以便减小频率随温度的变化。对比晶体振荡器不同的温度补偿方式,模拟温度补偿具有较高的性能,而模拟温度补偿电路的主要模块就是获取与温度成次方关系的补偿电压。文中采用了一种模拟乘法器的方法来获得与温度成不同指数关系的电压,在全差分放大器的输入端接入4个MOS管,利用其工作于线性区时的电流电压关系并结合全差分放大器来实现两个模拟量之间的相乘,进而获得与温度成1次方、2次方、3次方、4次方和5次方关系的补偿电压。获得的这些电压通过加和电路叠加后即可用于晶体振荡器的高阶温度补偿。通过仿真,得到全差分放大器的差模增益为78.6 dB,乘法器可以实现两个信号的相乘,且应用该方法进行补偿的晶体振荡器的频率偏移为±2 ppm。     

32位高速浮点乘法器优化设计

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器.采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积.对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns.     

AD9554：时钟转换器

ADI推出搭载时钟乘法器的多重服务型自适应四通道时钟转换器AD9554,该器件可以为多种系统提供抖动清除和同步功能,包括同步光纤网络（SONET,SDH）。AD9554功耗仅为940mW,同时还能在430kHz～941MHz的输出范围内产生最多8个输出时钟,与4个2kHz～1GHz外部输入参考时钟同步,其环路带宽低至0.1Hz。4个模数锁相环（ADPLL）可减少外部参考时钟存在的输入抖动或相位噪声。     

FPGA中专用可重构乘法器的设计

提出了一种新的嵌入在FPGA中可重构的流水线乘法器设计.该设计采用了改进的波茨编码算法,可以实现18×18有符号乘法或17×17无符号乘法.还提出了一种新的电路优化方法来减少部分积的数目,并且提出了一种新的乘法器版图布局,以便适应tilebased FPGA芯片设计所加的约束.该乘法器可以配置成同步或异步模式,也町以配置成带流水线的模式以满足高频操作.该设计很容易扩展成不同的输入和输出位宽.同时提出了一种新的超前进位加法器电路来产生最后的结果.采用了传输门逻辑来实现整个乘法器.乘法器采用了中芯国际0.13μm CMOS工艺来实现,完成18×18的乘法操作需要4.1ns.全部使用2级的流水线时,时钟周期可以达到2.5ns.这比商用乘法器快29.1%,比其他乘法器快17.5%.与传统的基于查找表的乘法器相比,该乘法器的面积为传统乘法器面积的1/32.