电流补偿型CMOS四象限模拟乘法器

本文提出一种电流补偿型四象限模拟乘法器，该电路有两部分组成，第一部分是产生与输入电压Ｖｘ平方成正比的电流发生器。第二部分是迭式Ｇｉｌｂｅｒｔ单元。ＳＰＩＣＥ模拟结果表明在±５Ｖ电源下，两路输入信号在±３Ｖ范围内，其输出非线性小于０．９％。     

时间分割式二象限模拟乘法器

本文介绍的高精度时间分割式二象限模拟乘法器,采用了精密模拟开关、脉冲调宽电路,利用时间分割原理,充分发挥了运算放大器的优点,可使乘法运算的精度达到0.05％至0.01％。一、电路基本原理高精度时间分割式二象限模拟乘法器的工作原理图,如图1所示。模拟信号V_r经脉冲调宽电路,使输出脉冲的宽度与V_r成正比,这个脉冲控制着开关K,     

高效乘除法器的设计研究

在某些复杂通信与多媒体算法中经常出现乘除法(A*B/C)运算,利用二进制补码乘法与除法的相似性,提出了一种高效的实现方式.该乘除法器使用冗余的商选择机制与两级CSA结构,在复用除法硬件资源的基础上即可完成乘法操作.32比特乘法可在11个时钟周期完成,除法在16个周期完成,故32比特的乘除法运算(A*B/C)可在27个周期完成,与传统的实现方式相比,总时钟数大为缩短,且具有设计复杂度低,面积小等优点.     

基于平方根电路的电流模式乘法/除法器的实现

根据MOS管的跨导线性原理,设计了一个电流模式平方根电路.以该电路为基本模块,综合设计出一种新颖的电流模式乘法/除法器.采用TMSC 0.35 μm CMOS集成工艺,对设计出的电路进行PSPICE仿真测试.结果表明,提出的电路具有带宽宽、功耗低、线性度好等优点,可以作为一个基本模块在电流模式电路中使用.     

视频传输不等差错保护方案设计

提出了基于多级RS编码和交织器级联的不等差错保护技术.系统能灵活地根据重要性或者信道状况设置不同保护级别,实现视频流数据的不等差错保护传输.由于采用了Galois域专用乘法器,整体系统的面积大为减少,同时支持全高清视频流的信道编码.     

16×16位高速低功耗并行乘法器的实现

基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5V工作电压下,运算时间达到7.18ns,平均功耗(100MHz)为9.45mW。     

采用Booth算法的16×16并行乘法器设计

介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。     

对偶基上改进CDPD系统RS编解码器的实现

以蜂窝数字分组数据系统(CDPD)中的RS(63，47)码为例，提出了一种建立在伽罗华域(Galois Fields)对偶基乘法器基础上的改进的Reed—Solomon绝解码器。针对CDPD系统的特点，对乘法器、欧几里德算法进行改进，并且应用流水线设计来优化系统，从而提高了编解码速度和性能，节省了硬件资源。该设计不但完全满足CDPD系统的设计要求，而且电路结构便于超大规模集成电路(VLSI)的实现，具有广泛的适用范围。     

一种用于32位CPU的CPL流水线乘加器的设计

综合的32位乘加器需采用5段流水线才能满足CPU的设计指标，但这样会造成与CPU指令流水线不匹配，带来了控制复杂化。为解决这个问题，采用互补传输门逻辑(CPL)设计了用于32位CPU的高速乘加器，使其流水线段数从原来的5段缩减为与CPU指令流水线相匹配的3段，简化了控制、降低了功耗、节省了面积。     

RF/IF放大器发展动态综述

概述了国内外新型RF／IF放大器的产品性能和技术特点。结合电子系统使用环境，介绍了低噪声宽带放大器、运算放大器及比较器、中视频放大器、模拟乘法器等模拟集成电路的国内外发展动态。