模拟乘法器的宏模器

本文提出了一个由构造法建立的模拟乘法器的宏模型，该模型可以模拟乘法器的动态特性、静态特性与非线性特性的十几种特性参数，并且电路简单，是一个比较全面而实用的模型。     

模拟乘法器MC1496的应用研究

模拟乘法器是一种完成两个模拟信号相乘的电子器件。本文基于电路设计与仿真软件Multisim进行模拟乘法器MC1496的应用研究,具体实现普通调幅（AM）、双边带调幅（DSB）、同步检波器、混频器的电路设计与仿真。     

核磁共振任意波形发生器的研制

任意波形发生器（又叫函数发生器）作为一种通用的信号源,在物理、电子、计算机等领域有着广泛的应用. 本文提出了一种不依赖PC机总线的、完全独立的、 可用于低场磁共振成像的多用途任意波形发生器（Arbitrary Waveform Generator, AWG）设计方案,围绕着这种方案,研制了80 MHz通用磁共振任意波形发生器. 并提供了实际测试数据和成像实验结果,对研制情况和实验结果进行了总结和讨论.     

扩声系统移频增音的PSpice仿真分析

扩声系统中普遍存在由声反馈导致的啸叫问题。如何合理有效地抑制声反馈,提高扩声系统增益是衡量扩声系统性能的重要依据。实践证明,移频器能显著提高扩声系统增益。虽然移频电路只能应用于语言类扩声系统中,但因其电路实现相对简单、抑制啸叫效果较明显等特点,得到了广泛应用。依据Weaver法移频原理,利用PSpice仿真软件对移频增音电路进行了仿真分析,为广大音响设计工程师提供了有价值的参考。     

基于新型部分积生成器和提前压缩器的乘法器设计

为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资源浪费,提出一种部分积提前压缩器,将某几位部分积在进入压缩树之前进行合并,减少了压缩单元的使用。基于28 nm工艺对乘法器进行逻辑综合,关键路径延时为0.77 ns,总面积为937.3μm²,功耗为935.71μW,能够较好地提升乘法器的面积利用率和运算性能。     

核电厂地震矢量和自动停堆系统的设计与实现

针对核电站地震停堆系统单轴地震报警的设定阈值偏保守的问题,提出了一种基于矢量和阈值报警的地震自动停堆系统。通过水平矢量和阈值报警,消除单轴报警判别误差。采用纯硬件结构实现地震加速度信号的采集、滤波、绝对值转换,通过模拟乘法器进行矢量和计算。对电路细节进行了分析,给出了电路元器件参数选择和信号转换的传递函数。系统经过性能测试和核安全级设备取证试验验证,达到了核级设备性能指标。     

基于MC1495的有效值音频数字功率计的设计

利用模拟乘法器MC1495实现负载电流与电压的乘积运算,经电平转换,滤波,由ICL7107完成A/D转换并驱动LED数码管,设计了有效值音频电功率计,实现对音频信号作用下负载有功功率的测量和数字显示,工作频率可从直流扩展到100kHz。电功率测量满度误差不超过±3%。可方便地作为一个独立单元插入到各类音频功率设备中。     

改进型booth华莱士树的低功耗、高速并行乘法器的设计

采用一种改进的基4 BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81 ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered 0.35 μm COMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81 ns,面积为14 329.74门,功耗为24.69 mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.     

Fault-Tolerant Bit-Parallel Multiplier for Polynomial Basis of GF（2^m）

Novel fault-tolerant architectures for bit-parallel polynomial basis multiplier over GF（2^m）, which can correct the erroneous outputs using linear code, are presented. A parity prediction circuit based on the code generator polynomial that leads lower space overhead has been designed. For bit-parallel architectures, the Moreover, there is incorporation of space overhead only marginal time error-correction is about 11%. overhead due to capability that amounts to 3.5% in case of the bit-parallel multiplier. Unlike the existing concurrent error correction （CEC） multipliers or triple modular redundancy （TMR） techniques for single error correction, the proposed architectures have multiple error-correcting capabilities.     

一种高线性度的CMOS调幅电路设计

本文设计出一种CMOS工艺调幅电路,该电路具有线性输入范围宽、线性度高的特点。文中介绍了该电路的结构,分析了电路基本工作原理,并使用仿真软件Pspice给出了电路的模拟仿真结果。