基于90°电桥芯片的小型化和差器设计

介绍了一种基于90°电桥芯片的和差器的设计原理、封装测试方法以及实测结果。针对小型化设计、测试的难点进行攻关,在低温共烧陶瓷(LTCC)基板表贴电桥芯片,并在基板内部引出走线至基板表面,形成测试端口;利用微组装技术实现小型化高集成设计方案。在此基础上设计封装壳体,实现芯片气密封装,提高工程应用可靠性。根据组件实测结果,驻波比小于1.8,幅度一致性优于±0.8 dB,相位一致性优于10°,质量为35 g。     

基于差和共阵的新型高自由度互质阵

针对均匀线列阵自由度(DOF)受限于阵元数的问题,该文提出一种基于差和共阵的新型互质阵,称为放置互质阵(DCA),其借助由接收信号的时域和空域信息组合成的共轭增广矩阵得到等价的差和共阵来进行波达方向(DOA)估计.DCA将广义互质阵放置在与原点处单阵元相隔一定距离的位置,实现了和共阵与差共阵的阵元位置互补,从而最大限度上利用和共阵带来的自由度增幅.该文给出了DCA阵元位置和放置距离的闭式表达,随后分别对DCA的差共阵及和共阵的连续阵元及孔洞位置进行了理论分析,同时给出了两者间的关系,说明了DCA的高自由度特性.多个仿真实验验证了所提阵型DOA估计的有效性.     

基于差分传输管预充电逻辑的功耗恒定性电路改进设计

通过分析差分传输管预充电逻辑(DP2L)的电路结构,发现该电路还无法达到完全的功耗恒定特性,仍然存在被功耗攻击的风险.针对该问题,该文对DP2L的电路结构进行改进,并用Hspice对改进前后的电路进行模拟仿真测试.实验表明:改进后的DP2L电路结构具有更好的功耗恒定特性,更能满足该逻辑电路的设计要求.     

一种密码专用可编程逻辑阵列的分组密码能效模型及其映射算法

密码专用可编程逻辑阵列(CSPLA)是一种数据流驱动的密码处理结构,该文针对不同规模的阵列结构和密码算法映射实现能效关系的问题,首先以CSPLA的特定硬件结构为基础,以分组密码的高能效实现为切入点,建立基于该结构的分组密码算法映射能效模型并分析影响能效的相关因素,然后进一步根据阵列结构上算法映射的基本过程提出映射算法,最后选取几种典型的分组密码算法分别在不同规模的阵列进行映射实验.结果表明越大的规模并不一定能够带来越高的能效,为取得映射的最佳能效,阵列的规模参数应当与具体的硬件资源限制和密码算法运算需求相匹配,CSPLA规模为4×4～4×6时映射取得最优能效,AES算法最优能效为33.68 Mbps/mW,对比其它密码处理结构,CSPLA具有较优的能效特性.     

基于Landweber迭代算法的欠采样恢复数字预失真技术

传统宽带数字预失真(DPD)为了更好地矫正功率放大器(PA)非线性特性,通常要求反馈通道带宽达到发送信号带宽的5倍,相应地要求更高采样率的模数转换器(ADC),这将导致数字预失真系统面临着硬件成本和能耗问题.针对这一问题,该文提出一种基于Landweber迭代算法的欠采样恢复(USR)数字预失真(Landweber-USR DPD)技术.这种以内外循环的方式进行处理,可将反馈通道带宽从理论要求的5倍降低至2倍,以良好的质量从欠采样的功放输出信号中恢复全频带的输出信号,使还原出的数据更接近真实的功放输出信号,以实现更好的预失真效果.实验选用基于单管氮化镓(GaN)器件的宽带F类功率放大器,在1.8 GHz工作频点下用5 MHz的长期演进(LTE)信号激励,反馈ADC速率分别设置为全采样速率(40 Msps)和欠采样速率(10 Msps).实验结果充分证明了Landweber迭代算法恢复功放数据的可靠性以及Landweber-USR DPD技术的有效性,为宽带通信系统中数字预失真技术的工程实现提供了有效降低ADC采样率的思路和方法.