自适应多层快速多极子算法及其并行算法

在多层快速多极子算法的基础上提出了一种改进的电大问题电磁散射快速算法及其并行算法.算法中将基函数和权函数分别用不同空间位置上的点源函数展开,使各部分的积分计算得到大大简化,所有转移过程可由快速傅里叶变换计算完成,同时还给出了该算法的并行化算法.数值结果说明了算法的有效性.     

一种60 GHz CMOS高效率功率放大器

为了满足短距离无线高速传输的应用需求,基于SMIC 90 nm 1P9M CMOS工艺,设计了一种可工作在60 GHz的功率放大器(PA)。该PA为单端三级级联结构。采用顶层金属方法,设计具有高品质因子的小感值螺旋电感,用于输入、输出和级间匹配电路,以提高电路的整体性能。通过减少传输损耗和输出匹配损耗,提高了附加功率效率。仿真结果表明,在1.2 V电源电压下,该PA的功率增益为17.2 dB,1 dB压缩点的输出功率为8.1 dBm,饱和输出功率为12.1 dBm,峰值功率附加效率为15.7%,直流功耗为70 mW。各性能指标均满足60 GHz通信系统的要求。     

基于并行技术的机载多天线耦合快速算法

分析机载天线间的干扰情况必须首先解决电大尺寸电磁计算问题.首先讨论一种基于空域分解技术及局域网技术的并行数值算法,这种算法将一个电大尺寸散射体表面划分为一系列子域分别进行处理,在求解子域电流的过程中使用了快速多极子技术进行加速运算,然后运用这种算法对机载天线间的耦合进行分析并对算法的性能进行了总结.     

基于类线性插值算法的DDFS设计与实现

提出一种可用于DDFS的类线性插值算法,并在FPGA上进行了硬件实现。分析了DDFS核心模块(相位-幅度转换模块)中各种算法的优缺点,提出了一种采用线性函数和抛物线函数对正弦波曲线进行分段拟合的算法。该算法提高了算法精度,有效降低了算法复杂度,有利于加快硬件的运行速度。通过Matlab对拟合结果进行分析,得到符合电路性能要求的多项式系数。对基于类线性插值算法的DDFS进行硬件设计。采用Altera 公司Cyclone II器件进行FPGA实现。实验结果表明,该DDFS的频谱纯度高,SFDR达－94 dBc。电路结构简单,易于实现。     

高频低温漂TC-SAW滤波器的设计

该文设计了一款温度补偿型声表面波（TC-SAW）滤波器,建立了弹性材料及压电材料温度方程,对滤波器的温度场进行仿真分析。通过在压电材料（128°YX-LiNbO₃）上沉积SiO₂作为温度补偿层,降低了滤波器的频率温度系数。为了解决在沉积SiO₂温度补偿层后,谐振器的反谐振频率处出现杂散响应,通过增加电极厚度,降低了谐振器杂散响应对滤波器性能的影响。采用四阶级联提高滤波器的带外抑制。仿真结果表明,设计的TC-SAW滤波器中心频率为2 497 MHz,频率温度系数为-9.89×10^-6/℃,-30~85 ℃工作温度范围内的带内最大插损为1.95 dB,带外抑制大于30 dB,-3 dB损耗带宽大于97 MHz。     

一种用于ECG信号采集的低功耗仪表放大器

设计了一种用于心电图信号采集的电流反馈型仪表放大器。输入级采用折叠共源共栅结构,有效提高了共模抑制比。采用电流分流技术,设计了小跨导值G_m-C高通滤波器,实现了人体低频噪声的隔离和直流失调的抑制。该仪表放大器采用TSMC 0.18 μm CMOS工艺进行设计。结果表明,在1.8 V电源电压下,功耗为168.8 μW。在0.2~200 Hz带宽范围内,增益为35.7 dB,共模抑制比为142.1 dB,输入参考噪声为110 nV/Hz@202 Hz。     

一种宽带高效包络跟踪放大器的设计

为了高效处理宽带非恒包络信号,利用宽带包络信号功率主要集中在低频部分的特性,结合线性放大器和开关类放大器的优势,设计了一个宽带包络跟踪放大器。该放大器由一个宽带线性级和一个受线性级控制的高效开关级组成。线性级采用折叠式共源共栅放大器结构,具有AB类输出级及输出级缓冲;开关级采用同步降压型DC-DC变换器结构,包含驱动电路及“防直通”模块。整个电路采用Jazz 0.18 μm BiCMOS工艺进行设计仿真,结果表明,在3.3 V电源电压下,线性级单位增益带宽约为50 MHz,可驱动300 mA电流,具有188 V/μs的摆率,包络跟踪放大器可跟踪包络信号幅度和带宽的瞬时变化,改变开关导通比以及开关频率。     

电视发射机前级固态功放的检修

本文介绍了双通道电视发射机中影一级和声一级的电路结构和原理,分析了引起故障的原因,阐述了排除故障的步骤和方法.     

一种基于矢量有限元与多层快速多极子技术的电磁散射快速并行算法

在混合矢量有限元/多层快速多极子算法的基础上提出了一种快速算法及其并行算法,该算法中,其有限元部分的计算可在单元级上完成,无须生成总体系数矩阵,因此可大大节省内存及计算时间;对多层快速多极子部分,将基函数和权函数分别用不同空间位置上的点源函数展开,使阻抗积分计算得到大大简化,所有转移过程可由快速傅立叶变换计算完成,同时还给出了一些其他的改进措施.数值结果说明了算法的有效性.     

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5 FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64 ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3 LSB。