深亚微米VLSI设计中的Crosstalk问题分析及消除

随着特征尺寸降低到0.18μm以下,crosstalk日渐成为影响芯片设计成功与否的关键问题。本文分析了的深亚微米VLSI设计中由耦合电容造成的信号间的crosstalk问题,给出了一种峰值噪声电压的估计模型,并结合“龙芯一号”的设计,讨论了利用EDA工具解决crosstalk问题的流程。     

一种流水线ADC数字校准算法实现

校准系统是实现高精度高速度流水线ADC的关键技术之一.论文对流水线ADC结构进行描述,对误差来源进行分析,并且对通过计算每级转换函数跳变点高度来得到权重的校准算法进行研究,最后提出校准算法实现方案,进行实现并且给出实现结果与版图.实现结果表明:完成校准系统只需要一些纯粹的数字电路,实现简单.同时,算法仿真结果表明,这种算法可以满足高精度ADC的要求,是一种实现性、可靠性好的校准算法实现方法.     

单粒子瞬态脉冲的片上测量

提出了一套适用于组合逻辑电路的单粒子瞬态(Single-Event Transient,SET)特性的片上测量方案。基于中国科学院微电子研究所350 nm SOI工艺,设计了一款集脉冲收集、测量、自测试于一体的SET辐射测试芯片。通过激光脉冲实验,验证了该方案的有效性,为在此工艺上开展加固研究奠定基础。分析了影响片上测量精度的多种因素,提出了用于修正测试结果、提高精度的校正方法。     

单粒子瞬态脉冲宽度量化与自测试电路设计

为了研究组合逻辑中单粒子瞬态(Single-Event Transient,SET)的特性,采用片上测量技术提出了一套SET脉冲宽度测量方案.针对SET脉冲特性,设计了一种基于自主触发的脉冲测量电路,提出了一种用于自测试验证的脉冲激励电路.基于本所350nm SOI工艺,完成了一款集脉冲收集、测量、自测试于一体的SET重离子辐射测试芯片.通过仿真分析,验证了该方案的有效性.此方案为其他深亚微米工艺下SET研究提供了参考.     

一种适用于信号检测的低失真低功耗∑-ΔA/D转换器

采用TSMC 0.18μm混合信号1P6M CMOS工艺,实现了一种适用于传感器信号检测的低失真低功耗Σ-Δ模数转换器(ADC).该ADC的调制器采用前馈结构和128倍过采样率,实现了12.8 MHz的数据流输出;数字滤波器通带纹波限定在±0.001 dB,阻带-80 dB的有效衰减.ADC工作于1.8V电源电压,整体...     

红外无线语音教学系统的设计

本文介绍一种新型的红外无线通信语音教学系统。利用单片机定时控制,实现语音信号的红外无线传输,满足现代交互式教学需求。具有电路简单,经济实用,且在功能上易于扩展和实现多媒体教学。     

红外无线语音教学系统

介绍了一种新型的红外无线通信语音教学系统.该系统利用单片机定时控制,实现语音信号的红外无线传输,满足现代交互式教学需求,并且其电路简单,经济实用,且在功能上易于扩展和实现多媒体教学.     

于混合信号片上系统的低相位噪声锁相环设计

This paper describes the design of a fully integrated low phase noise CMOS phase-locked loop for mixed-signal SoCs with a wide range of operating frequencies. The design proposes a multi-regulator PLL architecture, in which every noise-sensitive block from the PLL top level is biased from a dedicated linear or shunt regulator, reducing the parasitic noise and spur coupling between different PLL building blocks. Supply-induced VCO frequency sensitivity of the PLL is less than 0.07%-f_vco/1%-V_DD. The design is fabricated in 0.13 μ m 1.5/3.3 V CMOS technology. The in-band phase noise of –102 dBc/Hz at 1 MHz offset with a spur of less than –45 dBc is measured from 1.25 GHz carrier. The measured RMS jitter of the proposed PLL is 1.72 ps at a 1.25 GHz operating frequency. The total power consumption is 19 mW, and its active area is 0.19 mm².     

一种基于电压控制电流源的单片LDO稳压器的设计与实现

提出了一种单片集成的高电源抑制比LDO稳压器,主要应用于PLL中VCO和电荷泵的电源供给。该稳压器采用电压控制电流源（VCCS）补偿方案,与其他补偿方法相比,VCCS补偿仅需要一个0.18 pF的电容。误差放大器采用折叠共源共栅结构,可以提供高的电源抑制比,并且使得设计的LDO为两级放大器结构,有利于简化补偿网络。文中设计的LDO在低频时电源抑制比（PSR）为-58.7 dB,在1MHz处的电源抑制比为-20 dB。采用0.35 µm CMOS工艺流片,测试结果表明,本文设计的LDO可以为负载提供50 mA的电流。     

A 0.5-1.7 GHz low phase noise ring-oscillator-based PLL for mixed-signal SoCs

This paper describes the design of a fully integrated low phase noise CMOS phase-locked loop for mixedsignal SoCs with a wide range of operating frequencies.The design proposes a multi-regulator PLL architecture,in which every noise-sensitive block from the PLL top level is biased from a dedicated linear or shunt regulator,reducing the parasitic noise and spur coupling between different PLL building blocks.Supply-induced VCO frequency sensitivity of the PLL is less than 0.07%-f_(vco)/1%-V_(DD).The design...