基于HERMES NoC的片上网络容错方法研究

为解决片上网络的可靠性问题,以HERMES NoC(Network-on-Chip)为基础,首先设计了具有容错功能的HERMES交换器;同时提出了基于HERMES的端到端、交换到交换的前向纠错(FEC)和检错重发(ARQ)的容错机制。最后对采用Ham-ming、DAP、BSC三种码的容错机制进行了仿真综合,比较了六种容错机制的面积、延迟和功耗开销。结果显示面积节省型比低延迟交换到交换和端到端更节省开销,DAP码面积和功耗开销最小,但重传却具有更好的容错性能。     

高速Berlekamp-Massey算法结构及电路实现

介绍了两种用于二进制BCH解码器的高速Berlekamp—Massey算法实现方案。在加入寄存器以减少关键路径的延时从而提高电路速度的基础上，一种方法是采用有限域乘法器复用的方法降低电路的复杂度；另一种方法则通过对有限域乘法器进行流水线设计，进一步提高电路的工作速度，实现超高速应用。设计中充分利用了二进制BCH码中Berlekamp—Massey算法迭代计算时修正值间隔为零的性质，用超前计算的方法减少了运算周期的增加。提出的方案可用于设计高速光通信系统的信号编解码芯片。     

ITER诊断插件电磁分析及其对结构的影响

应用ANSYS软件建立模型并模拟了ITER诊断插件所处的物理环境,进行了电磁分析,获得了涡流和电磁载荷变化趋势.将电磁载荷耦合到结构模型获得了其对结构的影响.通过计算,获得了结构的应变和应力分布,这可作为评估诊断插件结构可靠性的依据.     

光纤通信用高速级联码编解码器的设计

研究了满足ITU G.975.1协议规范的高速RS-BCH级联码编解码器的设计,其中包括并行编码器、8个RS解码器和8个并行度为8的BCH解码器.采用流水线和并行技术相结合的方法提高了速度.通过解关键方程模块的共享,节省了硬件资源,实现了速度与面积的良好折中.该编解码器已在Xilinx Vertex5 FPGA上实现,...     

HT-7������ķѷɢ���źŴ����·���

为了检测到散射信号且有较高的信噪比,使用硅雪崩二极管(APD)探测器探测汤姆逊散射光,采用电荷敏感运算放大器减小电子噪声。同时,设计了放大电路,并采取了一些抗干扰措施。在实验中,此激光汤姆逊散射系统成功地测量出HT-7等离子体的电子温度。     

VLSI版图参数提取的分布式并行算法

在用边界元法提取版图参数时,经常会遇到非均匀介质的情况。对这类问题若直接用传统的边界元分区方法求解,处理起来比较麻烦,尤其当非均匀性较严重时,边界元法计算简单方便、速度快的优点会大大削弱。针对这一现象。本文提出了边界元分区问题的分布式并行算法。将它用于一个由天台工作站组成的分布式环境中对ＶＬＳＩ版图参数进行提取,运行时间比传统方法明显减少,证明该算法加快了求解的速度,具有并行、高效的特点,取得了良     

并行BCH伴随式计算电路的优化

随着通信系统的速率越来越高,对BCH译码器吞吐量的要求也不断提高。由于BCH码是串行的处理数据,在吞吐量大的应用时一般需要并行处理,但这会导致电路的复杂度显著增加。本文主要研究并行伴随式计算电路的优化。通过合并输入端的常量乘法器,得到改进的并行伴随式结构。该结构克服了传统方法只能对局部的乘法器进行优化的缺点,可以对全部乘法器进行优化,从而有效的减少逻辑资源。实验结果表明,对于并行度为64的BCH(2040,1952)译码器,本文的优化结构可以节省67%的逻辑资源,而且在并行度、纠错能力和码长变化时,仍然可以获得较好的优化结果。      

乘积码在片上网络中的应用研究

研究了一种适用于片上网络(NoC)的能够纠3个错码的乘积码,该码的行编码采用扩展汉明码,列编码采用奇偶交验码实现.给出了乘积码的编解码方法,在此基础上对乘积码功耗和复杂度进行了仿真并与现有的码进行了分析比较.最后,给出了乘积码功能验证结果,结果表明所设计的乘积码功能正确,适合在NoC中应用.     

基于复数基的RS译码器的FPGA优化实现

研究了复数基表示GF(2^8)域元素时RS编译码问题，首先讨论了GF(2^8)域标准基与复数基之间的相互转换，然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原理和框图。     

深亚微米下ASIC后端设计及实例

本文通过对传统大规模集成电路设计流程的优化,得到了更适合于深亚微米工艺集成电路的后端设计流程,详细介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等,并通过前端和后端设计的相互协作对大规模集成电路进行反复优化以实现设计更优。并基于ARTISAN标准单元库,以PLL频率综合器中可编程分频器为例,在TSMC0.18μmCMOS工艺下进行了后端设计,最后给出了可编程分频器的后仿真结果、芯片照片和测试结果,芯片内核面积1360.5μm2,测试结果表明设计符合要求。