一种面向112 Gb/s PAM4接收机的自适应均衡设计方案

提出了一种适用于超短距离（Very Short Reach,VSR）信道、面向112 Gb/s PAM4 (Pulse Amplitude Modulation 4)接收机的自适应均衡设计方案。在该方案中,接收机前端利用3个连续时间线性均衡器（Continuous Time Linear Equalizer,CTLE）对信号分别在高频、中频和低频进行补偿,可变增益放大器（Variable Gain Amplifier,VGA）和饱和放大器（Saturation Amplifier,SatAmp）则用于对信号幅值的缩放。除了3个数据采样器外,引入4个辅助采样器用于进一步改善阈值自适应算法性能。同时,采用符号最小均方算法,利用接收端数据采样器和辅助采样器之间的偏移推动辅助参考电压收敛到信号星座电平,从而确保PAM4接收信号的眼图在垂直方向上3个眼睛具有相等的间隔和恒定的信噪比（Signal瞭o睳oise Ratio,SNR）。仿真结果表明,所提出的112 Gb/s PAM4接收机能够在损耗为15 dB的信道上实现小于10-12的误码率,并且具有良好的眼图性能,其最差眼高为75 mV,眼宽为0.34 UI (Unit Interval),与传统方案相比具有显著的性能提升。     

下一代交换结构

本文将对未来刚络交换中的如下二方面问题进行讨论:网络供应商面临的挑战;这些挑战对设备供应商带来的影响;下一代交换结构应该满足的要求。     

芯粒集成系统封装I/O高速总线架构设计及实现

随着集成密度和单片处理速度的不断提升,芯粒集成系统封装（Chiplet SiP）中互连网络日趋复杂且信号与电源完整性、传输能耗问题日趋严重,芯粒与SiP外部的数据交换I/O(Input/Output)容量的提升遭遇瓶颈。为提升芯粒集成度、提高数据传输速率与准确率、降低系统功耗,根据芯粒间通信的最新标准通用芯粒互连技术（Universal chiplet interconnect express, UCIe）,利用高速串行计算机扩展总线标准（Peripheral component interconnect express, PCIe）在高速数据存储及传输方面的技术优势,设计出一种芯粒高速I/O通信的架构,并用FPGA验证了此架构的可行性,为UCIe标准的落地提供了一种实现途径。     

一种用于RF MEMS移相器及开关可变电容的复合微桥膜结构

提出了一种基于微机械工艺的新型复合微桥膜结构，由低应力SiN／SiO2(0.5μm／50nm)及Cr／Au(30nm／1μm)构成。相应的工艺流程较为简单。对影响其特性的因素进行了理论分析，并提出了3种桥膜的平面结构；利用静电／力耦合有限元法分析了各种结构的静电驱动特性以及各阶模态，结果得到了令人满意的驱动和机械性能；通过有限元高频仿真软件对桥膜结构与共面波导形成的可调电容结构进行了分析，结果表明其具有良好的射频／微波性能。该桥膜结构适用于RF MEMS开关、移相器及开关式可调电容和滤波器等。     

Novel through-silicon vias for enhanced signal integrity in 3D integrated systems

In this paper, a new type of through-silicon via (TSV) for via-first process namely bare TSV, is proposed and analyzed with the aim of mitigating noise coupling problems in 3D integrated systems for advanced technology nodes. The bare TSVs have no insulation layers, and are divided into two types: bare signal TSVs and bare ground TSVs. First, by solving Poisson''s equation for cylindrical P-N junctions, the bare signal TSVs are shown to be equivalent to conventional signal TSVs according to the simulation results. Then the bare ground TSV is proved to have improved noise-absorption capability when compared with a conventional ground TSV. Also, the proposed bare TSVs offer more advantages to circuits than other noise isolation methods, because the original circuit design, routing and placement can be retained after the application of the bare TSVs.     

2.5D系统封装中高速I/O链路信号/电源完整性协同仿真

提出了一种2.5维（2.5D）系统封装高速输入/输出（I/O）全链路的信号/电源完整性（Signal integrity/power integrity,SI/PI）协同仿真方法。首先通过电磁全波仿真分析SiP内部“芯片I/O引脚-有源转接板-印刷电路板（即封装基板）-封装体I/O引脚”这一主要高速信号链路及相应的转接板/印刷电路板电源分配网络（Power distribution network,PDN）的结构特征和电学特性,在此基础上分别搭建对应有源转接板和印刷电路板两种组装层级的“信号链路+PDN”模型,并分别进行SI/PI协同仿真,提取出反映信号链路/PDN耦合特性的模块化集总电路模型,从而在电路仿真器中以级联模型实现快速的SI/PI协同仿真。与全链路的全波仿真结果的对比表明,模块化后的协同仿真有很好的可信度,而且仿真时间与资源开销大幅缩减,效率明显提升。同时总结了去耦电容的大小与布局密度对PDN电源完整性的影响及对信号完整性的潜在影响,提出了去耦电容布局优化的建议。