形状记忆合金薄膜驱动微泵的动态特性

一种用形状记忆合金薄膜驱动的新型微泵已经研制成功。为了进一步提高微泵性能，研究了微泵在不同驱动条件下的动态特性。结果表明，随着驱动电流和频率的增加，驱动膜有一个最大的位移植。占空比对最大位移的影响在有无流体情况下是不同的。微泵的流量不仅仅由驱动膜的位移决定，它还与驱动频率有关。在给定的频率下，位移越大，输出流量也越大。动态驱动过程中NiTi电阻的变化表明，形状记忆合金薄膜的马氏体←→奥氏体相转变是不完全的。     

用于垂直耦合的非对称光栅耦合器的研究进展

光子集成的发展极大地促进了光栅耦合器的研究.非对称光栅打破了耦合对称条件,能够实现相对较高的耦合效率.近年来,倾斜光栅、闪耀光栅和二元闪耀光栅等均得到了极大发展,它们的结构设计、制备方法和测试方法等也都得到了改进.介绍了光栅作为光纤与光波导的耦合器的工作原理和主要特点,梳理了光栅耦合器的主要类型及各类型所面临的主要问题...     

一种锑注入剂量的监测方法

随着近年来液晶面板的兴起以及越来越大的尺寸,高压LCD驱动日渐受到市场的关注。该产品生产中采用了埋层注入和外延工艺,作为N型搀杂的锑注入其工艺稳定性直接影响了外延层的位错／层错缺陷。原先的锑注入监测工艺周期时间长成本高,为了寻求一种更适用于量产的监测方法,文章对锑工艺区别于其他N型注入工艺监测的原因做了进一步分析,提出了一种改进的监测方法,通过低温快速热退火实现了短周期,剂量敏感且具有良好重复性,易于量产。     

运用低温Purge降低LPCVD氮化硅工艺的微粒污染

LPCVD制备的氮化硅薄膜具有良好的阶梯覆盖性,但是这种薄膜的应力偏高,在石英工艺腔管使用到8μm后易形成剥落微粒。特别是半导体工艺发展到了亚微米阶段,这一问题对于产品良率的影响也越来越大。文中以垂直式LPCVD设备为研究对象,通过利用晶圆冷却时间,运用降低工艺腔体温度并使用N2Purge的方法来改善微粒状况。通过大量对比实验来得出最优温度设定。运用这种方式不但改善了LPCVD设备制备氮化硅膜的微粒状况,还延长了设备的维护周期,增加设备利用时间。     

基于两步刻蚀工艺的锥形TSV制备方法

以硅通孔(TSV)为核心的2.5D/3D封装技术可以实现芯片之间的高速、低功耗和高带宽的信号传输。常见的垂直TSV的制造工艺复杂,容易造成填充缺陷。锥形TSV的侧壁倾斜,开口较大,有利于膜层沉积和铜电镀填充,可降低工艺难度和提高填充质量。在相对易于实现的刻蚀条件下制备了锥形TSV,并通过增加第二步刻蚀来改善锥形TSV形貌。成功制备了直径为10～40μm、孔口为喇叭形的锥形TSV。通过溅射膜层和铜电镀填充,成功实现了直径为15μm、深度为60μm的锥形TSV的连续膜层沉积和完全填充,验证了两步刻蚀工艺的可行性和锥形TSV在提高膜层质量和填充效果方面的优势。为未来高密度封装领域提供了一种新的TSV制备工艺,在降低成本的同时提高了2.5D/3D封装技术的性能。     

Si损伤缺陷分析与解决方案

在半导体制造工艺流程中,浅沟道隔离(STI)工艺环节中的Si损伤一直是个困扰的问题.由于Si损伤的存在,造成5%-10%的良率损失,同时,严重影响产品的可靠性.分析了Si损伤缺陷的形成机理,并通过合理的实验设计和分析,给出了具体的解决方案.通过工艺制程的改良,既解决了Si损伤缺陷,节省了晶圆加工的时间,也减少了表面尘粒粘污.这个新工艺已经在中芯国际8厂得到了验证,对产品的电性能没有影响,同时,产品的量率还提高了5%-10%,已正式投入使用.     

大马士革铜阻挡氮化硅薄膜沉积工艺优化研究

在铜大马士革（Damascene）工艺中,为避免由于铜向FSG中扩散所致电迁移的问题,需要在铜表面沉积一层氮化硅作为隔离铜和随后的介电材料的直接接触,通常人们使用HDP—CVD来沉积该氮化硅层。但针对HDP—CVD沉积速率快和工艺设备成本高等问题,文中研究了一种优化了的PECVD氮化硅沉积工艺来取代HDP—CVD氮化硅工艺。优化主要包含硬件改进和工艺参数调整。硬件改进主要通过引入锥形阴极盘面代替传统的直通形阴极盘面,以实现气体分子的更有效电离。在工艺参数上从RF功率、SiH4流量等方面也有所调整。优化后形成的氮化硅薄膜与HDP—CVD氮化硅薄膜性能非常接近,完全符合大马士革工艺的要求。同时氮化硅薄膜的沉积速率也有明显提高,工艺成本随之降低。     

SMA／Si复合膜微驱动器图案优化设计

图形化SMA薄膜的图案及其结构参数的选择对SMA／Si复合驱动膜的性能有决定性的影响，利用有限元方法对两种图案设计进行了对比分析，通过结构分析和温度场分析，图形电阻条变宽的设计有助于进一步提高驱动膜的性能。仿真结果对于优化驱动膜的设计具有指导意义。     

半导体芯片中等离子损伤的解决方案

在研发一套基于0.18μm工艺的全新半导体芯片时,由于芯片工艺的要求我们将标准0.18μm工艺流程中的接触孔蚀刻阻挡层由原来的UVSIN+SION改为SIN,但却引进了PID(等离子体损伤)的问题。当芯片的关键尺寸减小到0.18μm时,栅氧化层变得更薄,对等离子体的损伤也变得更加敏感。所以如何改善PID也成为这款芯片能否成功量产的重要攻坚对象。这一失效来源于接触孔阻挡层的改变,于是将改善PID的重点放在接触孔蚀刻阻挡层之后即后段工艺上。后段的通孔蚀刻及钝化层的高密度等离子体淀积会产生较严重的等离子体损伤,因此如何改善这两步工艺以减少等离子体损伤便成为重中之重。文中通过实验验证了关闭通孔过蚀刻中的磁场以及减小钝化层的高密度等离子体淀积中的溅射刻蚀功率可以有效改善芯片的等离子体损伤。通过这两处的工艺优化,使得PID处于可控范围内,保证了量产的芯片质量。