Design and optimization of a 2.4 GHz RF front-end with an on-chip balun

A 2.4 GHz low-power,low-noise and highly linear receiver front-end with a low noise amplifier(LNA) and balun optimization is presented.Direct conversion architecture is employed for this front-end.The on-chip balun is designed for single-to-differential conversion between the LNA and the down-conversion mixer,and is optimized for the best noise performance of the front-end.The circuit is implemented with 0.35μm SiGe BiCMOS technology.The front-end has three gain steps for maximization of the input dynamic range.The overall maximum gain is about 36 dB.The double-sideband noise figure is 3.8 dB in high gain mode and the input referred third-order intercept point is 12.5 dBm in low gain mode.The down-conversion mixer has a tunable parallel R-C load at the output and an emitter follower is used as the output stage for testing purposes.The total front-end dissipation is 33 mW under a 2.85 V supply and occupies a 0.66 mm~2 die size.     

A low power mixed signal DC offset calibration circuit for direct conversion receiver applications

A low power mixed signal DC offset calibration(DCOC) circuit for direct conversion receiver applications is designed.The proposed DCOC circuit features low power consumption,fast settling time and a small die area by avoiding the trade-off between loop response time and the high pass frequency of the DCOC servo loop in conventional analog DCOC systems.By applying the proposed DC offset correction circuitry,the output residue DC offset voltages are reduced to less than 38 mV and the DCOC loop settling time is less than 100μs.The DCOC chip is fabricated in a standard 0.13-μm CMOS technology and drains only 196μA from a 1.2-V power supply with its chip area of only 0.372×0.419 mm~2.     

一个10位、50MS/s CMOS折叠流水结构A/D转换器

在0.6μm DPDM标准数字CMOS工艺条件下,实现10位折叠流水结构A/D转换器,使用动态匹配技术,消除折叠预放电路的失调效应;提出基于单向隔离模拟开关的分步预处理,有效压缩了电路规模,降低了系统功耗.在5V电源电压下,仿真结果为:当采样频率为50MSPS时,功耗为120mW,输入模拟信号和二进制输出码之间延迟为2.5个时钟周期,芯片面积1.44mm2.     

多通道高速直接数字频率合成器

本文提出了一款具有32位相位精度,输出12位精度的高性能直接数字频率合成器。该直接数字频率合成器通过多通道采样技术和12位精度的数模转换器,使其同时具有高速和高精度的特性。该芯片采用130nm标准CMOS工艺制造,核心区域面积为0.89mm×0.98mm,在1.2V单电源供电情况下,总功耗约为300mW,室温条件下,最大时钟工作频率为2.0GHz。     

从FPGA转换到门阵列

概述从FPGA或CPLD转换到门阵列是经济高效的，有时甚至只需几百个单元就能完成。这种转换设计需要什么后续技术？事实上转换到门阵列面临着电路的许多时序问题，这在FPGA设计中是不被注意的。本文论述了转换时遇到的几种由于设计不当所造成的时序问题，提出了避免这些问题的解决方案。同时对时序变化的部分原因及如何充分利用门阵列技术也进行了讨论。时序上的差异如果知道原始设计电路工作中每一步时序上的裕量，orbit半导体公司保证无论FPGA是否模拟过，都可以成功完成转换，其ATPG和结合缺省模拟分级确保了这一点。在转换完成前…     

一种解决无线局域网直下变频接收机直流漂移的方法

提出了一种符合IEEE802.11a无线局域网的5GHz直下变频接收机解决直流漂移的方法.该方法利用双平衡混频器输出端的模拟反馈环路消除直流漂移.该混频器经过测试,在5.15GHz频率下具有9.5dB的转换增益,13.5dB的噪声系数和7.6dBm的三阶交调,在3.3V电源电压条件下67mW的功耗,以及1.73mV的直流漂移,并能使直流漂移减少76%.该方案及整个直下变频的WLAN接收机已经采用0.35μm SiGe BiCMOS工艺流片并测试.     

一种适用于双模（GPS与Compass）卫星导航定位接收机的全集成频率综合器设计

本文提出一种适用于双模（GPS与Compass）卫星导航定位接收机的0.13 μm CMOS全集成频率综合器。该设计采用了片上集成的差分电感和片上集成的环路滤波器。为节省芯片面积,环路滤波器的片上集成设计运用了电容倍增技术。分频器设计采用带Mash型ΔΣ调制器的吞脉冲计数器式结构。参考频率为16.368 MHz时,该频率综合器可分别工作在整数或分数模式下,产生频率为1571.328 MHz和1568.259 MHz的本振信号。测试结果表明,该频率综合器的闭环相位噪声性能在100 kHz和1 MHz频偏处可分别达到-91.3 dBc/Hz及-117 dBc/Hz。整个设计在1.2V电源条件下消耗8.6 mA的电流,占用0.92 mm2的面积。     

多元逻辑12位×12位超高速乘法器

本文以多元逻辑电路(DYL)中的线性与或门为“细胞,构思了体现这种基本门逻辑结构特长的高速数码乘法器结构方案,获得了比目前国际上商品化的高速乘法器更高的运算速度.实验设计制作的 12位× 12位乘法器实测结果表明:最大乘法时间在10ns左右,并能直接插入TTL电路系统使用. 文中分析了DYL线性与或门在二值逻辑系统中的逻辑结构、电路结构特点,提出了用这种基本门构成高速组合逻辑电路的综合方法,并讨论了实现这种基本门阵列高速的关键.     

DYL确定零点失调模拟开关D/A转换器

本文提出了采用确定零点失调电子模拟开关构成数模转换器的结构方式。它克服了常规零失调误差电子模拟开关制造难度大以及随之带来的其他缺点。文中以多元逻辑电路中的线性与或门配置其他辅助元件实现了这种结构。核心部件电子开关制造容易、成本低、输出电阻可补偿、温度特性好、工作速度极快。实验八位线性与或门数模转换器结果表明:全量程、全温区的线性误差小于±0.5L.S.B,建立时间在5ns左右。文中对线性与或门确定零点失调电压模拟开关的输出电阻,实现零温度系数的条件以及工作精度进行了分析。     

一种解决无线局域网直下变频接收机直流漂移的方法

提出了一种符合IEEE802.11a无线局域网的5GHz直下变频接收机解决直流漂移的方法.该方法利用双平衡混频器输出端的模拟反馈环路消除直流漂移.该混频器经过测试,在5.15GHz频率下具有9.5dB的转换增益,13.5dB的噪声系数和7.6dBm的三阶交调,在3.3V电源电压条件下67mW的功耗,以及1.73mV的直流漂移,并能使直流漂移减少76%.该方案及整个直下变频的WLAN接收机已经采用0.35μm SiGe BiCMOS工艺流片并测试.