2.4GHz带片上非平衡变压器射频前端的设计与优化

本文介绍了一种工作在2.4GHz频段的低功耗、低噪声、高线性射频接收机前端电路,该接收前端电路使用新型的带三种增益模式的LNA,并提出一种新的片上非平衡变压器优化技术。前端电路采用了直接变频结构,使用片上非平衡变压器实现低噪声放大器与下变频混频器之间的单端-差分转换,优化设计以提高前端电路的噪声性能。本文使用锗硅0.35um BiCMOS工艺,所采用的技术同样适用于CMOS工艺。前端电路总的最大转换增益为36dB;在高增益模式下的双边带噪声系数为3.8dB;低增益模式下,输入三阶交调点位12.5dBm。为了获得最大的输入动态范围,低噪声放大器采用三种可调增益模式,低增益模式使用by-pass结构,大大提高了大信号输入下接收前端的线性度。下变频混频器在输出端使用可调R-C tank,滤除带外高频杂波。混频器输出使用射极跟随器作为输出极驱动片外50ohm负载。该接收前端在2.85-V电源供电下,功耗为33mW,芯片面积为0.66mm2。     

A programmable gain amplifier with a DC offset calibration loop for a direct-conversion WLAN transceiver

A high-linearity PGA (Programmable Gain Amplifier) with DC offset calibration loop is proposed in this paper. The PGA adopts a differential degeneration structure to vary voltage gain and uses the closed-loop structure including the input op-amps to enhance the linearity. A continuous time feedback based DC offset calibration loop is also designed to solve the DC offset problem. This PGA is fabricated in TSMC 0.13um CMOS technology. The measurements show that the receiver PGA （RXPGA）provides 64dB gain range with a step of 1dB, and the transmitter PGA（TXPGA） covers 16dB gain. The RXPGA consumes 18mA and the TXPGA consumes 7mA (I and Q path) under 3.3V supply. The bandwidth of the multi-stage PGA is higher than 20MHz. In addition, the DCOC (DC offset cancellation) circuit shows 10KHz of HPCF (high pass cutoff frequency) and the DCOC settling time is less than 0.45µs.     

一种带有精确调谐系统的多标准有源RC滤波器

本文介绍了一种低功耗、高线性度、多标准有源RC滤波器,此滤波器带有设计巧妙而精确的调谐系统。该滤波器使用在IEEE 802.11a/b/g (9.5MHz) 和 DVB-H (3MHz, 4MHz)系统中。滤波器使用数字控制多晶硅电阻阵列和锁相环技术的调谐系统,它提供了4%以内的调谐精度。为了节约功耗和减小数字信号的干扰,它在调谐之后可以自动关闭。滤波器带外3阶交调量26dBm。群延时差值为50ns。接收和发送滤波器分别消耗3.4mA和2.3mA, 电源电压为2.85V,调谐系统消耗2mA。此电路采用0.35微米、47GHz锗硅BiCMOS工艺。接收滤波器和发送滤波器的面积（除去校正系统）为0.21-mm2和0.11-mm2。     

应用于直接变频结构中的高线性度低功耗CMMB调谐器的基带电路

本文用0.35微米锗硅BiCMOS工艺设计了用于中国多媒体移动电视的模拟基带电路,此接收机芯片采用直接下变频结构。此基带电路使用了带有精确调谐系统的高线形度8阶切比雪夫低通滤波器,测试结果表明此滤波器有0.5dB的带内纹波,带宽调谐系统的误差在4%以内。在截止频率为4MHz的情况下对6MHz的信号有35dB的衰减。基带部分使用抽电流型的可变增益放大器,提供至少40dB的增益,并且带有出色的温度补偿。此基带电路的带外三阶交调量（OIP3）为25.5dBm,电源电压2.8V,总电流为16.4mA,芯片面积为1.1mm2。     

一种新型的5GHz自适应偏置及可变增益低噪声放大器

该文提出了一种新型的自适应偏置及可变增益低噪声放大器(LNA),利用电荷泵(亦称电压倍增器)将LNA输出信号转换成与LNA射频输入信号功率成比例变化的直流信号,以此信号同时反馈控制LNA的偏置和增益,来实现自适应偏置以及可变增益低噪声放大器, 从而极大地改善了LNA的输入线性范围。鉴于5GHz频率下,Bipolar相对于CMOS更好的频率特性和低噪声特性,该项研究采用了BiCMOS工艺,实现了低于3.0dB的噪声系数(高增益状态下)和大约13dBm的输入三阶交调点IIP3的控制范围以及大于15dB的增益控制范围。     

一种无线宽带收发机载波泄漏校准和补偿技术

A carrier leakage calibration and compensation technique based on digital baseband for a wideband wireless communication transceiver is proposed. The digital baseband transmits a calibration signal, samples the signal which passes through the transmitter path and the calibration loop in the RF chip, measures the carrier leakage by analyzing the sampled data and compensates it. Compared with a self-calibration technique in the RF chip, the proposed technique saves area and power consumption for the wireless local area network （WLAN） solution. This technique has been successfully used for 802.1 In system and satisfies the requirement of the standard by achieving over 50 dB carrier leakage suppression.     

基于线性“与或”门的新型超高速数字电路

本文指出了线性“与或”门与发射极功能逻辑(EFL)的联系,通过理论计算与PSPICE模拟证明了线性“与或”门的极高速工作特性和可多级级联工作能力。在对线性“与或”门所需配用的高速开关分析基础上,设计了两种ECL电路。本文还讨论了应用线性“与或”门设计超高速数字电路的准则以及有关的组合和时序电路设计实例。     

一种用于铷频标的紧凑型直接数字频率合成器

研发了高精度铷频标芯片SoC实现中应用的一种紧凑型直接数字频率合成器(DDFS).为了减小芯片面积和降低功耗,采用正弦对称技术、modified Sunderland技术、正弦相位差技术、四线逼近技术以及量化和误差ROM技术对相位转正弦的映射数据进行了压缩.利用这些技术,ROM尺寸压缩了98%.采用标准0.35μm CMOS工艺,一个具有32位相位存储深度和10位DAC的紧凑型DDFS流片成功,其核心面积为1.6mm2.在3.3V电源下,该芯片的功耗为167mW,无杂散动态范围(SFDR)为61dB.     

一种用于双波段GPS接收机的低功耗宽带CMOS频率合成器

提出了一种用于双波段GPS接收机的宽带CMOS频率合成器.该GPS接收机芯片已经在标准O.18μm射频CMOS工艺线上流片成功,并通过整体功能测试.其中压控振荡器可调振荡频率的覆盖范围设计为2～3.6GHz,覆盖了L1,L2波段的两倍频的频率点.并留有足够的裕量以确保在工艺角和温度变化较大时能覆盖所需频率.芯片测试结果显示,该频率综合器在L1波段正常工作时的功耗仅为5.6mW,此时的带内相位噪声小于-82dBc/Hz,带外相位噪声在距离3.142G载波1M频偏处约为-112dBc/Hz,这些指标很好地满足了GPS接收芯片的性能要求.     

THE NEW SUPER-HIGH-SPEED DIGITAL CIRCUIT BASED ON LINEAR AND-OR GATES

The paper reveals the relation between the linear AND-OR gate and the emitter function logic. With theoretic calculation and PSPICE simulation, the paper proves that the linear AND-OR gates can work at super-high-speed and can be multi-cascaded. On the basis of analyzing the high-speed switch units which coordinate with linear AND-OR gates, two kinds of emitter coupled logic circuits are designed. The paper also discusses the design principles of super-high-speed digital circuits, and some examples of combinational and sequential circuits using linear AND-OR gate are given.