基于非线性DAC的高速直接数字频率合成器

This paper presents a high speed ROM-less direct digital frequency synthesizer （DDFS） which has a phase resolution of 32 bits and a magnitude resolution of 10 bits. A 10-bit nonlinear segmented DAC is used in place of the ROM look-up table for phase-to-sine amplitude conversion and the linear DAC in a conventional DDFS. The design procedure for implementing the nonlinear DAC is presented. To ensure high speed, current mode logic （CML） is used. The chip is implemented in Chartered 0.35μm COMS technology with active area of 2.0 × 2.5 mm^2 and total power consumption of 400 mW at a single 3.3 V supply voltage. The maximum operating frequency is 850 MHz at room temperature and 1.0 GHz at 0℃.     

一种应用于调频接收机，使用低噪声滤波器和量化噪声抑制技术的ΔΣ分数型频率综合器

本文提出一种应用于调频接收机的ΔΣ 分数型频率综合器,该设计采用130nm CMOS 工艺流片。该设计集成了一种占据较小芯片面积,并可以有效降低输出噪声的低噪声滤波器。同时,采用了通过减小分频器步长所实现的量化噪声抑制技术。该频率合成器不需要使用片外元器件,占用0.7 mm2的面积。测试结果表明,环路带宽为200 kHz的情况下,从10 kHz到100 kHz频偏处的带内相位噪声低于-108 dBc/Hz,1 MHz频偏处的带外相位噪声达到-122.9 dBc/Hz。量化噪声抑制技术使带内和带外相位噪声分别降低15dB和7dB。积分均方相位误差小于0.48°。整个频率综合器消耗7.4mW的功耗,频率精度小于1 Hz。     

一种ISM 2.4GHz的低功耗低中频射频接收机前端

本文描述了一种工作在2.4GHz ISM频段的低功耗、低中频射频接收机前端电路,使用TSMC 0.13um CMOS工艺。整个前端包括一个低噪声放大器以及两次变频下变换混频器。低噪声放大器通过在输入级引入额外的栅-源电容实现了低功耗与低噪声的设计;在下变换混频器设计中,分别使用一个单平衡射频混频器以及两个双平衡低中频混频器实现两次变频下变换技术;射频混频器输入晶体管源极串联电感-电容谐振网络以及低噪声放大器输出级的电感-电容谐振网络总共实现了30dB的镜像抑制率。整个前端占用芯片面积约0.42mm2,在1.2V的供电电压下,仅耗功率4.5mW,实现了4dB的噪声系数,在高增益模式下,获得-22dBm的三阶交调线性度,整个链路电压增益为37dB。     

共源-共栅组态S2I电流存储单元及其性能

针对原型S2I开关电流存储单元性能上的一些弱点,提出了共源-共栅组态的S2I电流存储单元(简称CS2I)新结构,使其关键速度与精度性能得到较好的改善.相同器件尺寸下的S2I与CS2I单元电路相比,后者速度性能提高了1.6倍,两种电路结构同样应用于延迟单元和双采样双线性积分器功能部件的HSPICE仿真表明:CS2I方式组成的延迟单元的精度提高了5倍,双采样双线性积分器的三次谐波减少了15dB.     

模拟开关分步法A／D转换器的一种新结构

在常规模拟开关分步法Ａ／Ｄ转换器的基础上，提出了一种基于新型高速单向隔离模拟开关的分步法Ａ／Ｄ转换器新结构。这种结构使常规模拟开关分步法所需的近２＾ｎ个精密电阻和模拟开关的数量减少了９０％左右，大大降低了高位Ａ／Ｄ转换器电路结构的复杂程度，为制作高速、高精度Ａ／Ｄ转换器开辟了一条新的途径。     

混合信号IC的一些发展趋势

上世纪九十年代以来,信息产业在其内核IC的簇拥下获得了高速发展。进入九十年代中后期,具有极大市场而更新换代很快的以无线通信及多媒体消费电子类为代表的信息产品,又给了模拟与混合信号IC(AMS)的发展提供了强劲动力。专题从芯片设计研究到器件应用实例,对数字化时代日趋高潮的模拟IC做了一个轮廓素描。     

High-Speed CMOS Sample-and-Hold Amplifier

A newly designed sample-and-hold(S/H) integrated circuit based on the 1.5 micron N-well CMOS technology for 8-bit high-speed analog to digital converter is described. It can realize the 40-MHz sampling rate and 8-bit resolution. The good performance of S/H circuit benefits from the use of a newly designed regulated cascode operator amplifier, which has a DC gain of 140-dB, unity-gain bandwidth of 407-MHz, phase margin of 53 degree and power consumption of 90mW. It is superior to the operator amplifier of 60-dB, 107-MHz, 13 degree, and 33mW respectively, which is used in the similar S/H circuit based on the 0. 8 micron technology and designed by Michio Yotsuyanagi.     

D类数字功率放大器电路失真分析及其负反馈方案讨论

本文采用Bennett方法^[1]对D类数字功率放大电路进行失真分析,在此基础上讨论了用负反馈设计来降低失真的可行性方案。以一个10－W放大器为实例,分析仿真结果表明：THD为0．03－0．6％,能量转换效率达89％。     

带内同频道数字音频广播关键技术进展

基于编码正交频分复用的数字音频广播(DAB)具有鲁棒性高和激光唱盘(CD)音质等优良性能。带内同频道(IBOC)制式的DAB能够在已有的模拟广播频道内同播模拟和数字两种信号,完全兼容现有的模拟接收机,以较低成本实现向全数字化DAB的平滑过渡。作者论述了FM IBOC DAB的频谱分析,综述了混合模式FM IBOC DAB的发射(接收)机的基本结构和感知音频编码、前向纠错编码、OFDM、第一邻频道干扰消除、时间延迟分集和音频混合等关键技术,提出了发展我国的 IBOC DAB的一些建议。     

一种应用于卫星电视调谐器的宽带射频放大器

本文给出了一种应用于直接变频结构的卫星电视调谐器接收机的射频放大器的设计和测试结果。射频放大器由一个宽带低噪声放大器和一个带增益补偿的两级可变增益放大器组成。为了满足系统对线性度的要求,低噪声放大器采用了一种失真抵消技术并增加了大信号输入旁路工作模式。射频放大器采用电阻负反馈和片外电容电感阶梯网络实现宽带匹配。可变增益放大器实现超过80dB的增益控制范围,并带有工艺、电压和温度补偿及增益线性化电路。射频放大器采用3.3V单电源供电,总共消耗26mA电流。芯片采用0.35μm锗硅双极CMOS工艺制成,硅片面积仅0.25mm²。