一种红外焦平面片上模数转换电路的设计

文章介绍了一种基于一阶Sigma-Delta（∑-△）过采样算法的红外焦平面片上模数转换电路的设计。片上模数转换电路是红外焦平面CMOS数字读出电路芯片的关键,需要综合考虑芯片的功耗、面积和速度要求来选择实现算法。文中首先回顾了红外焦平面片上模数转换电路的研究发展,然后阐述了一阶∑-△过采样ADC算法的原理,详细分析了实现算法的一种调制器电路结构和数字抽取滤波器结构,最后给出了一阶∑-△过采样ADC电路的仿真结果,显示精度10位,调制器模拟电路功耗约为15μw,并进行了误差分析。     

低功耗满幅恒跨导CMOS运算放大器设计

采用"最小电流选择技术"和前馈无截止型AB类输出结构,在Chartered 0.35μmCMOS工艺下设计了一种基于片上系统应用的低功耗、高增益恒跨导满幅运算放大器。基于Bsim3v3 Spice模型,用Hspice对整个电路进行仿真,工作电压为3V,直流开环增益125dB,相位裕量74.8°,单位增益带宽33.8MHz,静态功耗0.6mV,压摆率6V/μs,输入级跨导在共模输入电压范围内只有2.34%的变化,运放版图有效面积0.026mm2,与国内外文献介绍的满幅恒跨导电路相比,文中设计的运放有较好的性能。     

侧信道原子化的严格自随机化模幂算法

研究了RSA密码算法的差分功耗分析防御方法.通过对自随机化模幂算法的分析,提出将BBS随机数发生器和侧信道原子化技术应用于改进的算法中,得到侧信道原子化的严格自随机化模幂算法.仿真实验结果证明.该方法可以有效防御差分功耗分析攻击.     

单相SVG的基波无功电流跟踪算法

作为改善电能质量的一种重要手段,静止无功发生器SVG要求快速的检测出负载电流中的无功分量.本文针对直接电流控制的用户端单相SVG,提出一种新的单相无功电流的跟踪算法,该方法通过在一个计算周期内基波周期前后一段数据的比较来快速跟踪无功电流.仿真表明该方法正确可行.仿真波形可以看出,在一个周期内可以实现对无功电流的准确提取,而且对电流变化跟踪效果好,防干扰能力强.算法简单快速,只需两个乘法器,且易于实现.     

同步VLSI设计环境下AES模块的异步流水线结构实现

本文提出了一种可在同步VLSI设计环境下,由已有的流水线结构同步集成电路的算法或者RTL代码直接得到其异步集成电路网表的方法。并使用此方法,实现了128位异步AES加、解密模块。解密模块为多功能流水线,既可以进行生成子密钥运算,也可以进行解密输入数据。对加、解密模块均通过10级、5级、3级、2级流水四种结构分别实现并加以比较。     

一种基于QoS的多任务实时集群系统负载均衡算法

负载均衡算法是多任务实时集群系统的一个关键技术。在分析了常见的轮转式均衡调度算法和任务最少优先法的优缺点基础上,针对实时集群系统处理多类任务的特点,引入了加权负载率的概念来更准确地描述各分布式集群节点的负载状况。提出了通过任务QoS映射为负载权值的思想,并给出了一种改进的任务最少优先算法——加权负载率最小法,描述了以加权负载率表为核心的多任务均衡调度算法。最后,通过仿真验证了该算法明显优于前两种算法。     

开放性32位RISC处理器IP核的比较与分析

比较和分析了LEON2,OpenRISC1200,NiosⅡ等3种开放性RISC处理器IP核的结构特点,然后分别以三种处理器为核心在FPGA平台上构建了一个评测系统,采用Dhrystone2．1基准测试程序评测了它们的性能。最后在0．18μm的CMOS工艺下进行了综合,给出了它们在ASIC平台下面积和频率的比较。     

一个采用0.18μm CMOS工艺的3－5GHz超宽带平坦增益低噪声放大器

本论文设计并实现了一个用于UWB脉冲体制的3-5GHz超宽带平坦增益的全差分低噪声放大器。在电路设计上,采用了一种增益平坦化技术,并且利用了串连建峰与并联建峰技术,分别实现了宽带的输入匹配与整个电路大的增益带宽积。同时,利用反馈技术,进一步拓展带宽和削减带内增益波动。此LNA才用SMIC 0.18um CMOS射频工艺流片验证。测试结果表面电路3dB带宽为2.4~5.5GHz,最高增益可达13.2dB,在3－5GHz的带内增益波动仅为＋/- 0.45dB,最低噪声系数为3.2dB．输入匹配性能良好,在2.9~5.4GHz范围内S11<-13dB,电路的输入P1dB为－11.7dBm@5GHz,电路采样1.8v供电,整个差分电路消耗电流9.6mA.     

两种提高UMTS系统语音QoS的方法研究与实现

描述了UMTS系统中移动到移动语音呼叫时两种提高语音质量的方法．即TFO(Tandem Free Operation)和TrFO(Transcoder Free Operation)机制。分析了他们的操作原理后。本文的主要贡献在于对二者的性能和优缺点做了深入的比较研究．并且就实现问题．给出了几种解决方案。     

数字集成电路时序优化策略

时序是数字时序电路的核心,时序得不到满足将直接导致电路不能正常、稳定地工作。随着人们对系统数据吞吐量要求的成倍增加,芯片的规模和复杂度也在不断上升,此时,时序成为数字电路频率上升的瓶颈。时序违例往往导致芯片开发不能顺利进行甚至流片失败,这是不能接受的。从前端RTL代码到逻辑综合过程,研究了数字芯片设计中的时序优化方法,为数字电路工程师和研究人员提供有益的参考。