具有混合I- V特性的静电感应晶体管的电性能

研究了具有混合型I- V特性的静电感应晶体管,提出了实现混合I- V特性所必需的器件结构参数、材料参数和工艺参数之间的最佳匹配关系.工艺实践表明沟道尺寸在确定器件特性是混合型、类三极管型还是类五极管型方面有着重要作用.讨论了静电感应晶体管性能控制的一般原则、方法和制造参数的控制判据以及控制因子β的作用.研究结果对静电感应晶体管的设计和制造,特别对具有混合型I- V特性的静电感应晶体管有实用价值.     

高电源抑制比低噪声带隙基准电压源的设计

基于带隙基准原理,通过优化电路结构和采用BiCMOS技术,提出一种精度高、噪声小的带隙基准源电路。利用具有高开环增益的折叠式共源共栅放大器,提高了低频电压抑制比;应用低跨导PMOS对管及电路输出端低通滤波器,实现了更低的噪声输出;合理的版图设计减小了失调电压带来的影响。Hspice仿真结果表明,在3V电源电压下,输出基准电压为1.2182mV,温度系数为1.257×10-5/℃;频率从103～105 Hz变化时,输出噪声最大值的变化量小于5μV。流片测试结果表明,该基准源输出基准电压的电源抑制比高,温度系数小,噪声与功耗低。     

一种输出可调CMOS带隙基准电压源的设计

传统设计中平衡温度时的带隙基准电压值是与工艺相关联的定值.主要基于通用的带隙技术讨论在CMOS工艺中基准产生的设计,在对基准产生原理与传统电路结构分析的基础上,设计出一种高PSRR输出可调带隙基准电压源.电路综合温度补偿、电流反馈和电阻分压技术,采用CSMC 0.5 tim CMOS混合信号工艺实现,并用Cadence的Spectre进行了仿真优化.仿真结果表明,带隙基准电压源在-15～80℃范围内输出为603.5 mV时的温度系数为6.84 × 10-6/℃,在1.8～5 V电路均可正常工作.流片后的测试结果验证了该方法的可行性,基准电压中心值可宽范围调整,各项性能参数满足设计要求.     

静电感应晶闸管沟道载流子分布的物理效应

The physical effects of the carrier distribution in the channel on the dynamical performance of a static induction thyristor （SITH） have been studied numerically and experimentally. The analytical expressions of the minority carrier distribution in the channel of the SITH were also derived and the space charge distribution control- ling mechanism on the current of the SITH under high level injection have been analyzed deeply. The relationships among the minority carrier distribution, potential distribution, I-V characteristics and transient performances of the SITH are revealed.     

静电感应晶体管大电流特性的改善

描述了改善静电感应晶体管(SIT)大电流特性的新方法. 首次定义了从不同角度表征SIT电特性的重要因子,如单位沟道宽度跨导、栅效率、灵敏度因子和本征静电增益. 从理论和工艺实践上研究了这些因子与几何结构之间的关系,揭示了器件电性能对几何结构和工艺参数的依赖关系. 设计建立了SIT频率参数和功率参数测试方法和电路,深入讨论了封装工艺对SIT电性能的影响.     

1维等离子体光子晶体截止频率的研究

为了研究1维等离子体光子晶体的截止频率随介质材料的介电常数、等离子体频率、等离子体与介质材料厚度的比例系数以及入射角度的变化关系,采用传输矩阵方法,分析了1维等离子体光子晶体的色散关系,给出了截止频率的变化规律。结果表明,等离子体光子晶体不能完全截止任何小于等离子体频率的电磁波;随着入射角度的增加,截止频率逐渐趋向于等离子体频率;通过调节以上各参量,可实现等离子体光子晶体的可调谐功能。这与单纯等离子体截止频率相比,具有其鲜明特点。     

一种利用前馈电容改善瞬态响应的LDO

LDO具有高的纹波抑制和低噪声特点,在低输入输出压差以及RF领域应用广泛。在负载电流变化范围大的情况下,动态补偿成为必然选择。基于CSMC 0.5μm CMOS工艺,设计了一种利用MOS栅源电容实现动态补偿的LDO。采用反偏二极管模拟了寄生阱电容对系统稳定性的影响,并提出减小系统带宽、优化系统稳定性的方案。为了实现快速动态响应,设计前馈电容优化了系统。实验表明,设计的电路具有高PSRR和快速响应能力,适用于便携式设备供电。     

Co/C/4H-SiC欧姆接触特性的研究

研究了Co/4H-SiC结构的电学特性。通过直流溅射的方式在金属Co 薄膜 与SiC之间淀积了一层碳薄膜,极大地改善了欧姆特性。采用两步快速退火工艺,即500 °C 退火 10 分钟 再 1050 °C 退火 3 分钟,形成了良好的欧姆接触,接触电阻率为2.30×10-6 Ω.cm2。X射线衍射（XRD）分析表明高温退火后Co基金属接触层中的硅化物更加稳定,接触层下形成的富碳层有效地降低了电子输运的势垒高度,对欧姆接触的形成起了关键作用。通过对Au/Co/C/SiC 欧姆接触的热稳定性测试,结果表明经过500oC下20小时的热测试,掺杂浓度为2.8×1018 cm-3的 n型4H-SiC保持了良好的欧姆特性。     

台面刻蚀深度对埋栅SITH栅阴击穿的影响

针对台面刻蚀深度对埋栅型静电感应晶闸管(SITH)栅阴击穿特性的影响做了实验研究.实验结果表明,随着台面刻蚀深度的增大,器件栅阴击穿由原来的软击穿变为硬击穿,同时击穿电压升高,SITH设计了独立的台面槽,并研究了台面刻蚀深度与栅阴击穿电压和栅阴击穿特性间的关系,指出台面刻蚀深度的增加可以有效减弱表面电荷和表面缺陷对器件的影响,改善栅阴击穿曲线,提高栅阴击穿电压.同时,还简要描述了这种器件的制造工艺.     

基于DVI的时钟数据恢复电路设计

设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰.峰值为183ps,均方值为24ps,满足DVI规范要求.