SHA-2（256，384，512）系列算法的硬件实现

在同一系统中存在着对安全性要求不同的应用,可能需要对SHA--256、SHA-384、SHA一512算法进行选择,目前大部分研究只是对这几种算法单独地进行了硬件实现．本文提出了一种SHA--2（256,384,512）系列算法的VLSI结构,基于这种结构,根据不同的要求,每一种SHA-2算法都可以单独灵活地执行．本文还对该系列算法和各个独立sHA-2算法的FPGA实现进行了比较,结果表明,在面积较SHA-256实现增加40％,而与SHA-384／512基本相同的情况下,频率可达到74MHz．     

定标器中图像增强模块的设计

以定标器结构和算法为切人点,提出满足定标器设计要求的图像增强处理的解决方案,研究和分析图像增强处理的实现过程,用硬件描述语言进行行为级描述,并给出仿真的结果.     

用于无线传感器网络的MAC控制加速器的设计

提出了一种基于协处理器的MAC控制加速器体系结构,其特点是兼容于IEEE802.15.4协议,还能支持S-MAC、T-MAC等其它无线传感器网络MAC协议,增强了硬件的可扩展性;阐述了协处理器实现CSMA-CA算法、S-MAC和T-MAC协议的方法,并在此基础上分析了协处理器实现的CSMA-CA算法的软件时延;在FPGA上实现了整个MAC控制加速器的设计.测试结果表明:该MAC支持20~250kbps数据传输速率,支持多协议,适应IEEE802.15.4协议要求,面积仅为30567个等效门.     

有线电视网传输IP的标准及关键技术

当前通过有线电视网络传输IP的协议有多种，其中最主要的是IEEE802．14和DOCSIS协议，这两种协议的物理层和MAC子层协议有许多不同之处。文章还简单地讲述了在有线电视网络上传输IP通信量的一些关键技术，包括碰撞解析机制、带宽分配算法和QoS支持等，是开放的，尚待进一步研究以提高系统性能。     

Monolithic Power-Combining Techniques for Watt-Level Linear Power Amplifiers in 0.18 CMOS*

设计了三个输出功率为瓦级的线性CMOS功率放大器(PA),该PA主要应用于高速移动通讯。为了实现瓦级输出功率,两个工作频率为2.4 GHz 的PA采用片上并联合成变压器将多个功放级的输出电流信号相加,另一个工作频率为1.95 GHz的PA采用片上串联合成器将多个功放级的输出电压信号相加。同时在PA的设计过程中采用了如下线性度提高技术：有源偏置、二极管线性电路、多栅晶体管并联和谐波短路等。以上三款PA均采用TSMC 0.18 射频CMOS工艺进行设计并流片。根据测量结果,两个2.4 GHz PA的功率增益分别为33.2 dB、34.3 dB,最高输出功率分别为30.7 dBm、29.4 dBm,最高功率附加效率(PAE)分别为29%、31.3%。根据仿真结果,1.95GHz PA的功率增益、最高输出功率和最高PAE分别为：37.5dB、34.3 dBm和36.3%。     

小面积、低能耗的GF（2^m）域ECC模运算VLSI实现

以面积、能耗为优先准则,研究了GF(2m)域椭圆曲线密码(ECC)模运算VLSI的实现.选择GF(2163)上固定多项式基,引入了简单有效的快速模平方算法和改进的模逆算法,利用串行结构分别实现了模乘、模平方与模逆模块.基于UMC 0.25μm 1.8V工艺库的仿真结果表明,提出的串行模乘、快速组合逻辑模平方和快速模逆VLSI实现方式,通过牺牲域多项式灵活性,能够有效地减小面积、降低能耗,适合于资源受限的ECC系统.     

低功耗AES S盒的ASIC设计与实现

S盒是高级加密标准（AES）硬件实现的关键，消耗了AES电路的大部分功耗。提出了一种基于合成域的异步流水线结构，以降低整个S盒的功耗。在电路实现中，电平敏感锁存器被插入数据通道中，以屏蔽动态竞争的传播。一种新的异步握手单元H-element组成的锁存控制器用来控制锁存器的开启和关闭。该S盒电路是一款采用0．25μm CMOS工艺的ASIC，较之合成域S盒电路，版图仿真结果表明，该电路以适宜的面积代价实现了低功耗。该电路可应用在诸如智能卡、无线传感器网络（WSN）节点芯片的嵌入式AES加密引擎中。     

VOD系统多点广播调度策略研究

多点广播调度策略是大规模VOD系统设计的关键技术,介绍了几种基本的调度策略,提出了一种VOD系统调度模糊控制策略,给出了它的基本实现方法,这种模糊控制技术是一种有效提高VOD系统资源利用率的方法,同时它能大大降低用户平均等待时间,减少并发流数目,降低系统工作负载。     

基于人工蜂群算法的Boost型DC/DC转换器的控制器设计

为简化Boost型DC/DC转换器的控制器设计,减小其传输函数的非线性带来的影响,将人工蜂群算法用于其控制器参数整定.通过调整目标函数、蜂群及迭代次数,算法可以较快地收敛于最优解.优化后的控制器对系统的非线性及负载的变化均表现出良好的适应性.仿真结果表明,相比经典方法的设计,基于人工蜂群算法设计的PID控制器能够有效消除由输入阶跃信号引起的超调,同时缩短80％的调节时间;当负载加重一倍时能够缩短50％的调节时间.     

定标器的设计与实现

定标器(Scaler)是广泛应用于平板显示器系统中的图像缩放引擎,它将不同分辨率的输入图像经缩放后以固定的分辨率输出到平板显示器上.本文首先在分析定标器系统结构的基础上提出了三个时序约束条件,并推导了相应的公式,当满足这三个约束条件时,定标器中的FIFO和行缓冲区不会上溢或下溢,显示帧与输入帧同步,很好地解决了定标器的时序问题.随后介绍了基于双线性插值算法的图像缩放引擎设计,然后用FPGA实现该缩放引擎,并构建测试环境对整个定标器进行逻辑功能验证,最后给出验证的结果.