物理发泡绝缘的现状和发展趋势

本文对比了物理发泡和化学发泡，阐述了物理发泡的主要优点，设备和发展趋势。     

一种上行链路大规模MIMO系统的低复杂度检测算法北大核心CSCD

提出了一种适用于上行链路大规模MIMO系统的基于Kaczmarz算法的低复杂度检测算法.通过将MMSE检测算法转化成等效的增广矩阵的形式,提出的算法同时避免了直接矩阵求逆和Gram矩阵求解.此外,一种算法初始值的估计方法和近似的软判决信息计算方法也被提出用于进一步降低算法复杂度.仿真结果表明该算法在性能和计算复杂度方面优于近期文献中的算法.同时,FPGA的验证结果也表明提出的算法能以更低的硬件资源消耗完成大规模MIMO系统的检测.     

Ti对Sn0.7Cu无铅钎料润湿性和界面的影响

研究了Ti的加入对Sn0.7Cu无铅钎料润湿性能以及钎料/Cu界面微观组织的影响.结果表明:在Sn0.7Cu中添加微量Ti,提高了钎料的润湿性能,可使铺展面积提高5％左右,当钎焊时间为3s时,界面金属间化合物(IMC)形貌由原来的扇贝状变为锯齿状;随着钎焊时间延长,Sn0.7Cu/Cu和Sn0.7Cu0.008Ti/C...     

基于FPGA的卷积神经网络硬件加速器设计空间探索研究

为了解决基于FPGA的卷积神经网络硬件加速器资源分配的问题,提出一种基于细粒度流水线架构的设计空间探索方法.为了提高吞吐率,该方法主要使用了三种技术:1)通过对DSP进行多阶段分配,实现各级流水线平衡;2)利用可调节的中间值缓存,协调BRAM和DDR带宽资源;3)利用深度可分解卷积替换部分卷积层,减少网络整体计算量.为了验证提出的设计空间探索方法,在ZC-706FPGA上实现了YOLO2-tiny网络,结果表明与同类设计相比,本设计的吞吐率与能效比高,整体延时低.     

用于实时目标检测的FPGA神经网络加速器设计

在FPGA上实现YOLO等目标检测算法,需要从模型量化到硬件优化等多种优化方法.为了缩短硬件延时,使用了三种技术:(1)利用层融合和位宽量化策略来降低计算复杂度;(2)利用具有padding跳过技术的基于列的流水线架构来减少启动时间;(3)利用设计空间探索算法来平衡流水线时间,提高DSP使用效率.为了验证提出的神经网络加速器架构,在ZC706 FPGA上实现了具有1 280×384输入的YOLO网络.与传统加速器相比,取得了1.97倍的延迟缩减或者1.54倍的DSP效率提升.     

基于随机计算的大规模MIMO检测算法研究与硬件实现

为了减少大规模MIMO检测算法的复杂度以适应第五代移动通信系统的要求,本文提出了一种基于随机计算的低复杂度线性检测算法.随机计算把传统二进制数转化为一串01序列,使得复杂的计算电路能通过简单的门逻辑实现,从而大幅度的降低硬件资源消耗.通过采用基于二段分解的随机计算矩阵乘法器,检测算法的计算消耗大大降低.此外,我们通过Vivado HLS实现了基于随机计算的预处理共轭梯度算法.仿真结果表明,该算法在128×8规模的大规模MIMO系统,误比特率为10^-6时,和最优检测性能误差小于0.2 dB;而FPGA结果表示,基于随机计算的检测算法不需要采用任何DSP,同时能节省20.7%的寄存器消耗.     

一种提高SRAM写能力的自适应负位线电路设计

随着器件尺寸缩小到纳米级,在SRAM生产过程中,工艺偏差变大会导致SRAM单元写能力变差.针对这一问题,提出了一种新型负位线电路,可以提高SRAM单元的写能力,并通过控制时序和下拉管的栅极电压达到自我调节负位线电压,使负电压被控制在一定范围内.本设计采用TSMC 40nm工艺模型对设计的电路进行仿真验证,结果证明,设计的电路可以改善写能力,使SRAM在电压降到0.66V的时候仍能正常工作,并且和传统设计相比,本电路产生的负电压被控制在一个范围内,有利于提高晶体管的使用寿命,改善良率,节省功耗.     

贴片式电子元件典型的失效模式及机理分析

针对贴片式电阻器和贴片式陶瓷电容器中银电极典型的腐蚀漏电失效模式,选取两个案例进行分析。通过采用X-ray、金相切片和SEM&EDS等分析手段,阐述了这类贴片式电子元件的失效机理,剖析了元件出现硫化腐蚀、电化学迁移失效与银电极制作工艺及电极浆料的关系,并提出了有效控制此类失效的措施与对策。