一种带有插值滤波器的8位650MHz采样速率数字模拟转换器

针对OFDM-UWB标准超宽带收发系统中数模转换器(DAC)的要求,设计了一款8位650MHz采样速率电流驱动型数模转换器(Current-steering DAC)。为了提高静态性能,本设计通过蒙特卡洛分析确定电流源最佳尺寸并采用双中心版图技术;为了提高动态性能,文中采用共源共栅电流源结构,对开关电压降摆幅处理并在数字输入端前加入插值滤波器。测试结果表明,DAC的积分非线性(INL)和差分非线性(DNL)分别为0.3LSB和0.41LSB,650MHz转换速率下带内奈奎斯特无杂散动态范围(SFDR)为41dB。整体面积为1.8cm×1.3cm,其中DAC面积为0.8cm×0.8cm。     

一种用于数模混合电路的可测试性设计IP核

介绍了一种用于数模混合电路的可测试性设计IP核。该IP核可作为辅助测试的模块嵌入到数模混合电路中,利用串口通信技术,由单片机(MCU)或FPGA向IP内部串行输入控制信号,完成对待测数模混合电路的数字校正和模拟校正或者输出待测电路中的部分静态电压节点,由此提高测试的成功率。电路采用TSMC 65nm工艺设计并流片,功耗为600μW,核心面积为110μm×80μm,适合数模混合电路的片上集成。     

一个适用于多通道时间交织模数转换器采样时间误差校准算法的数模转换器

A sampling switch with an embedded digital-to-skew converter(DSC) is presented.The proposed switch eliminates time-interleaved ADCs’ skews by adjusting the boosted voltage.A similar bridged capacitors’ charge sharing structure is used to minimize the area.The circuit is fabricated in a 0.18μm CMOS process and achieves sub-1 ps resolution and 200 ps timing range at a rate of 100 MS/s.The power consumption is 430μW at maximum.The measurement result also includes a 2-channel 14-bit 100 MS/s time-interleaved ADCs(TI-ADCs) with the proposed DSC switch’s demonstration.This scheme is widely applicable for the clock skew and aperture error calibration demanded in TI-ADCs and SHA-less ADCs.     

一种带12位3.2 MS/s 逐次逼近型模数转换器的电源线通信模拟前端电路

This paper presents an analog front end for a power line communication system,including a 12-bit3.2-MS/s energy-efficient successive approximation register analog-to-digital converter,a positive feedback programmable gain amplifier,a 9.8 ppm/°C bandgap reference and on-chip low-output voltage regulators.A two segment capacitive array structure(6 MSB 5 LSB) composed by split capacitors is designed for the SAR core to save area cost and release reference voltage accuracy requirements.Implemented in the GSMC 0.13 m 1.5 V/12 V dual-gate 4P6 M e-flash process,the analog front end occupies an area of 0.457 mm2 and consumes power of18.8 m W,in which 1.1 m W cost by the SAR ADC.Measured at 500 k Hz input,the spurious-free dynamic range and signal-to-noise plus distortion ratio of the ADC are 71.57 d B and 60.60 d B respectively,achieving a figure of merit of 350 f J/conversion-step.     

带2位/级的新型转换过程和自锁定比较器的6位600 MS/s 逐次逼近型模数转换器

本文提出了一个在600MHz采样率下的6位逐次逼近寄存器（SAR）。由于对ADC高速的追求,本设计借鉴了2位/级的思想,并在此基础上给出了2位/级的新型转换过程,解决了DAC之间不匹配问题并减少了功耗。同时,采用了改进的分布式比较器拓扑结构以获得速度。通过整合多比较器的输入端减小了时钟馈通效应和失调,引入比较器的自锁技术进一步减小了功耗。测量结果表明,在600MHz采样频率、5.6MHz输入频率下,得到信号与噪声加失真比（SNDR）为32.13 dB,无杂散动态范围（SFDR）为44.05 dB。当输入频率接近奈奎斯特时,SNDR / SFDR分别下降到28.46/39.20 dB。最终该ADC由TSMC 65纳米工艺制造,其设计面积为0.045 mm2。在1.2V电源电压下的功耗为5.01 mW,并得到FoM值为252 fJ/转换过程。     

一个带有采样时间误差校正的14位200MS/s时钟交织模数转换器

通道间的采样时间误差会降低时钟交织模数转换器的精度。本论文提出了一种针对采样时间误差的具有低电路复杂度和快速收敛特性的校正算法。该算法基于相关性来探测采样时间误差,并可被应用于广义平稳的输入信号,被探测到的采样时间误差被一个压控采样开关修正。实验结果显示,对于一个2通道14位200MS/s的时钟交织模数转换器,当输入信号的频率为70.12MHz时,经校正后,信号与噪声失真比改善了19.1dB,无杂散动态范围改善了34.6dB。校正的收敛时间约为20000个采样时间间隔。     

14-bit 100 MS/s 121 mW pipelined ADC

本文实现了一款低功耗、小面积的高速高精度流水线型模数转换器,可以作为IP核应用于片上系统中。该模数转换器应用了逐级尺寸递减、运放共享等技术来实现低功耗的设计。采用分离的双输入通道共享的运算放大器输入端,从而实现运放共享带来的级间串扰、记忆效应等非线性影响的消除。同时,该模数转换器中采用了动态预放大比较器的设计来减小比较器的静态功耗以及回踢噪声的影响。本设计在SMIC 0.18μm CMOS工艺下流片,实现面积开销为3.1mm2。在采样频率为100MHz,输入信号为2.4MHz的情况下,实现无杂散动态范围（SFDR）为82.7dB,信号噪声失真比（SNDR）为69.1dB。在输入信道达到100MHz的情况下,实现SFDR和SNDR分别为81.4dB和65.8dB。该模数转换器的供电电压为1.8V,功耗开销为121mW。     

一个采用面向建立走线优化的定制三维1-fF MOM单位电容的电容型数模转换器

异步逐次比较模数转换器由于其高能效和中高性能在近年来得到了广泛的关注。其设计性能的主要瓶颈在于其单位电容的大小。本文提出了一种三维结构的金属-氧化层-金属电容,其单位电容大小仅为1 fF。该电容形似伞状,以此实现快速建立的性能需求。作者将该电容和目前国际顶尖的定制化三维电容结构进行了比较。为了验证该电容的有效性,作者设计了一个基于该电容的6位电容型数模转换器,基于TSMC 1P9M 65nm LP CMOS工艺。该数模转换器在100MS/s的工作速度下功耗为0.5mW,其中没有包含以可测性为目的的源级跟随器。静态性能测试结果显示该数模转换器的INL小于 /- 1LSB,DNL 小于 /- 0.5 LSB,从而证明了该电容的有效性。