非线性延时模型及逻辑门优化设计

为了解决信号斜率对逻辑门延时的影响,提出一种基于逻辑努力的非线性逻辑门延时模型.模型引入非线性修正因子,该修正因子通过对仿真数据的模拟,由优化算法求得.针对不同的连线负载,提出模型得到的延时与仿真得到的延时误差小于3％.仿真结果表明,在不同的连线负载下,采用该模型优化设计的译码器延时最小,验证了模型的有效性.     

基于扫描链的FPGA可编程逻辑模块测试

随着FPGA规模的不断增大和结构的日益复杂,FPGA的测试也变得越来越困难.由此提出了一种可配置的FPGA芯核扫描链设计,并讨论了基于扫描链的可编程逻辑模块（Configuration Logic Blocks CLB）测试.提出的扫描设计可以通过配置调整扫描链的构成,从而能够处理多个寄存器故障,且在有寄存器故障发生时,重新配置后能继续用于芯片的测试.基于扫描链的CLB测试,以扫描链中的寄存器作为CLB测试的可控制点和可观测点,降低了对连线资源的需求,可以对所有的CLB并行测试,在故障测试的过程中实现故障CLB的定位,与其它方法相比,所需配置次数减少50%以上.     

嵌入式存储器空间单粒子效应失效率评估方法研究

嵌入式存储器易受到空间单粒子效应(Single-Event Effects, SEE)的影响。该文提出了一种单粒子效应失效率评估的方法,包含了单粒子翻转和单粒子瞬态扰动等效应对嵌入式存储器不同电路单元的具体影响,可对不同存储形式、不同容错方法的嵌入式存储器单粒子效应失效率进行定量评估。该文提出的评估方法在中国科学院电子学研究所自主研制的嵌入式可编程存储器试验芯片上得到了验证,地面单粒子模拟实验表明该文方法预测的失效率评估结果与实验测试结果的平均偏差约为10.5%。     

含失调补偿的高速灵敏放大器的设计

灵敏放大器被用于静态随机存储器中数据的读出,该文针对灵敏放大器的灵敏度及响应速度问题,基于锁存器型灵敏放大器结构,通过对电路的失调来源进行推导,提出一种利用线性电流的反馈进行失调补偿的电压型灵敏放大器。该电路采用UMC 65 nm工艺,仿真结果表明,改进后电路的灵敏度为50 mV,后仿延时为47 ps,数据读出延时为139.4 ps,功耗延时积为2.006×10-24J·s,且电路的延时、功耗延时积受PVT影响较小。与传统结构的电路相比,灵敏放大器失调电压标准差降低了48.57%,数据读出时总延时为原来的51.42%。     

长互连链延时功耗建模与基于混合粒子群算法的优化

延时和功耗已经成为VLSI两个关键因素,该文提出一种用于综合考虑功耗和延迟的片上寄存器长链设计方法,首先建立由基于Elmore延时模型和综合功耗模型的能量延时积模型。提出一种混合进化粒子群算法,通过引入新的惯性权值算子和混合变异操作,克服了传统算法收敛速度慢,早熟及局部收敛等缺陷,同时采用基准函数对该算法进行测试,验证了算法的有效性。最后,将该算法应用基于最小能量延时积的长链设计中,和最小延时模型相比,该方法所得到的功耗延时积减少26.34%,能量延时积减少18.74%,HSPICE仿真验证了设计方法的有效性。     

嵌入式存储器容错方案可靠性评估

随着工艺节点的不断降低,存储器的软错误率呈指数趋势上升,容错技术已成为存储器设计中的重要环节。依据美国NASA Rosetta实验数据,对错误检纠错码(EDAC: Error Detection and Correction)和不同的在线刷新模式组成的多种容错方案进行可靠性建模与量化评估,提出了不同工艺节点下嵌入式存储器容错技术选择的判据方法。在地面单粒子模拟实验中进行验证,结果表明,该方法预测的失效率评估结果与实验测试结果的平均偏差约为10.3%。