基于SISL的介质填充双通带滤波器设计

为实现滤波器的小型化,基于介质集成悬置线(substrate integrated suspended line, SISL)结构提出了一种介质填充双通带滤波器的设计方案. 首先将高介电常数的介质块填充入SISL的空气腔中,提升SISL的等效介电常数,实现电路的小型化,高介电常数介质块可以直接被SISL固定;然后利用T型结连接两组工作在不同频段的滤波器从而使得两个通带相对独立;最后利用仿真软件进行优化,确定介质填充双通带滤波器的尺寸,并进行加工与测试. 仿真与测试结果表明,二者具有较好的一致性,两个通带频率内的回波损耗均优于15 dB,电路的核心尺寸为0.058λ_g×0.139λ_g(λ_g为SISL在第一通带中心频率处的导波波长). 此双通带滤波器具有小尺寸、自封装等优势,且所有层介质基板均采用低成本的FR4板材,降低了制造成本.     

130 GHz CMOS有源矢量合成移相器

面向毫米波相控阵雷达系统应用,该文基于55?nm?CMOS工艺设计了一款工作于130?GHz的有源矢量(VM)合成移相器.该电路包含宽带正交发生器、可变增益放大和矢量合成模块.为提升移相器相位分辨率和移相精度,该电路可变增益放大采用了具有高频宽带属性的共栅放大结构和具有高增益属性的含中和电容的共源共栅放大结构多级级联的形式.为避免移相器在矢量合成时由自身结构特点产生相位断裂而导致移相范围下降,该设计电路在矢量合成模块中融入了数控人工介质(DiCAD)结构.通过全波电磁仿真对所设计毫米波移相器进行验证,在125～135?GHz频率范围内,所设计移相器平均增益大于1?dB,移相器可由控制电压控制实现全360°范围内5.625°的相位步进,RMS相位误差小于4°,电路面积为1100?mm×600?mm,功耗33?mW.     

硅基太赫兹技术及未来趋势

不同于传统的太赫兹组件,基于硅基的太赫兹系统在大规模使用情况下具有成本低,尺寸小,集成度高,操作性强,更容易实现大阵列等特点。近10年来,随着硅基半导体技术的快速发展和硅基工艺晶体管的截止频率提升,硅基太赫兹系统芯片的设计发展迅猛。本文将主要从硅基太赫兹源、硅基太赫兹成像芯片、硅基太赫兹通信芯片、硅基太赫兹雷达芯片四个方面对当前的硅基太赫兹系统芯片的研究现状和发展趋势进行综述。     

130 GHz CMOS有源矢量合成移相器

面向毫米波相控阵雷达系统应用,该文基于55?nm?CMOS工艺设计了一款工作于130?GHz的有源矢量(VM)合成移相器.该电路包含宽带正交发生器、可变增益放大和矢量合成模块.为提升移相器相位分辨率和移相精度,该电路可变增益放大采用了具有高频宽带属性的共栅放大结构和具有高增益属性的含中和电容的共源共栅放大结构多级级联的...     

生命体征探测雷达系统的仿真研究

为解决基于连续波(continuous wave, CW)多普勒雷达的生命体征探测中存在的探测零点问题,提出一种新型的并发双频段混合下变频的雷达收发机系统. 提出的雷达系统工作频率为2.05 GHz和1.64 GHz,利用信号间的相关性可以提升系统的整体性能. 在λ/4距离处,单频段单通道检测存在探测零点问题,而提出的双频段双通道检测可以改善系统中的探测零点问题;在非λ/4距离处,双频段双通道检测结果之间可以相互验证,确保了生命体征探测系统的探测准确度. 仿真结果证明了此雷达系统的可行性,无论探测的距离是否在λ/4距离处,所提出的生命体征探测系统总能获得有效的生命体征信号.     

A low reference spur quadrature phase-locked loop for UWB systems

This paper presents a low phase noise and low reference spur quadrature phase-locked loop(QPLL) circuit that is implemented as a part of a frequency synthesizer for China UWB standard systems.A glitch-suppressed charge pump(CP) is employed for reference spur reduction.By forcing the phase frequency detector and CP to operate in a linear region of its transfer function,the linearity of the QPLL is further improved.With the proposed series-quadrature voltage-controlled oscillator,the phase accuracy of the QPLL is guaranteed.The circuit is fabricated in the TSMC 0.13μm CMOS process and operated at 1.2-V supply voltage.The QPLL measures a phase noise of -95 dBc/Hz at 100-kHz offset and a reference spur of -71 dBc.The fully-integrated QPLL dissipates a current of 13 mA.     

Harmonic-suppressed quadrature-input frequency divider for OFDM systems

A fully balanced harmonic-suppressed quadrature-input frequency divider is proposed.The frequency divider improves the quadrature phase accuracy at the output by using both input I/Q signals.Compared with conventional dividers,the circuit achieves an output I/Q phase sequence that is independent of the input I/Q phase sequence.Moreover,the third harmonic is effectively suppressed by employing a double degeneration technique. The desig n is fabricated in TSMC 0.13-μm CMOS and operated at 1.2 V.While locked at 8.5 GHz,the proposed divider measures a maximum third harmonic rejection of 45 dB and a phase noise of-124 dBc/Hz at a 10 MHz offset.The circuit achieves a locking range of 15%while consuming a total current of 4.5 mA.     

一种应用于双载波正交频分复用的超宽带单片射频收发机

本文给出了一种用于双载波正交频分复用的超宽带单片射频收发机芯片。该芯片采用直接变频结构,片内共集成了两路接收机,两路发射机,一个双载波频率综合器并提供控制收发机工作状态的三线串行接口。此芯片使用台积电 0.13 微米射频CMOS工艺制造,尺寸为 4.5mmx3.6mm。测试结果表明：该收发机的接收机链路噪声系数为 5~6.2dB,最大增益为 78~84dB,可变增益为 64dB,带内和带外三阶交调点分别为-6dBm和 4dBm,在所有频带上都获得良好的输入匹配（S11<-10）;该收发机的发射机最大可输出-5dBm 功率,带内主要杂散均小于 -33dBc（镜像抑制<-33dBc,载波泄露<-34dBc）,典型的输出三阶交调点为 6dBm;该收发机的双载波频率综合器可以同时输出两路频率可独立配置的载波信号,其跳频时间小于1.2ns。在1.2V单电源供电下,整个射频芯片消耗最大电流为420mA。     

Harmonic-suppressed quadrature-input frequency divider for OFDM systems

A fully balanced harmonic-suppressed quadrature-input frequency divider is proposed. The frequency divider improves the quadrature phase accuracy at the output by using both input I/Q signals. Compared with conventional dividers, the circuit achieves an output I/Q phase sequence that is independent of the input I/Q phase sequence. Moreover, the third harmonic is effectively suppressed by employing a double degeneration technique. The design is fabricated in TSMC 0.13-μ m CMOS and operated at 1.2 V. While locked at 8.5 GHz, the proposed divider measures a maximum third harmonic rejection of 45 dB and a phase noise of -124 dBc/Hz at a 10 MHz offset. The circuit achieves a locking range of 15% while consuming a total current of 4.5 mA.     

用于超宽带系统的低参考杂散正交锁相环

本文介绍了一个用于中国超宽带标准频率综合器中的低相位噪声、低参考杂散的正交锁相环。通过使用具有毛刺抑制作用的电荷泵,锁相环的参考杂散被有效地抑制。通过使鉴频鉴相器和电荷泵工作在传输特性曲线的线性区,锁相环的线性度得以提高。为了保证正交锁相环输出信号的正交性,提出了一种串联正交压控振荡器。锁相环采用TSMC 0.13 μm CMOS工艺制造,电源电压1.2 V。正交锁相环在1 MHz频偏处的相位噪声为-105 dBc/Hz,参考杂散为-71 dBc。整个锁相消耗了13 mA的电流。