全耗尽SOI MOSFET的阈电压的解析模型

本文在近似求解全耗尽ＳＯＩＭＯＳＦＥＴ所满足的二维泊松方程的基础上，建立了阈电压的解析模型。     

按比例缩小技术在微纳米中的挑战和对策

按比例缩小技术是驱动集成电路发展的一项关键技术 ,在进入微纳米后出现了一系列的挑战。文中分析了按比例缩小在光刻技术、器件的亚阈特性、互连延迟以及功耗等方面面临的一些问题 ,同时从工艺、器件、电路、设计等方面提出一些相应的解决方法     

芯片功耗限制对器件按比例缩小的影响

随着器件特征尺寸的不断缩小，电路功耗限制将对器件的进一步按比例缩小产生显著影响。文章在一些假设的前提下提出一简单物理模型对这一影响进行建模，并据此模型对开启电压变化时的影响作了分析。文中还对功耗管理和低温工作的作用进行了探讨。     

低温下功率MOSFET的特性分析

文章完成了对功率MOSFET（Metal Oxide Semiconductor Field Effect Transistor）闽值电压和通态阻抗在77K-300K范围内的实验测试，并结合上述两个参数宽温区的数学模型进行了相应的分析．从实验结果中．我们发现阀值电压随温度的降低略有升高；而通态阻抗随温度的降低则下降得非常明显。通态阻抗是影响功率MOSFET开关损耗的重要参数，所以在低温下功率MOSFET的开关损耗将大幅度下降。     

多晶硅栅离子注入杂质对MOS器件亚阈特性的影响

通过工艺模拟和实验，在引入多晶硅栅等效电容概念的基础上，建立了MOS器件亚阈特性的修正模型，并讨论了多晶硅杨高于往入杂质类型对器件亚阈特性的影响。采用常规1μmNMOS工艺制备的晶体管使用了两种源漏、多晶硅栅掺杂方案──P、As用于比较，每一硅片上均包含四种几何尺寸不同的NMOS管。测量所得的亚阈特性参数与模拟及修正模型推导结果相一致，进一步证明了模型与实际器件的统一。     

利用MOSFET亚阈I—V特性进行辐射感生界面陷阱的测量

本文利用ＭＯＳＦＥＴ亚阈Ｉ－Ｖ曲线对加固和非加固ＭＯＳＦＥＴ的辐射感生界面陷阱密度进行了测量,分析和讨论了辐射感生的界面陷阱密度依赖于辐射总剂量和辐射剂量率的变化关系。     

a-Si TFT亚阈特征参数与有源层的厚度效应

从异质界面处的有效界面态出发 ,研究了 a-Si Nx:H/a-Si:H异质结 a-Si:H TFT的亚阈特征参数的界面效应和有源层的厚度效应 ,发现 a-Si:H的特性不仅与材料、工艺有关 ,而且其几何结构参数对 a-Si:H TFT的特性也有明显的影响。实验结果表明 :亚阈特征参数主要由异质界面的有效界面态密度决定 ,当 NH3/Si H4 比增加时亚阈特征参数下降 ,增加 a-Si Nx 材料的淀积温度 ,可使亚阈特性得到明显的改善 ,a-Si:H有源层的厚度减小 ,抑制了亚阈参数的增加 ,阈值电压也减小并趋于稳定 ,且 TFT的 ION/IOF F随有源层厚度呈现近似抛物线状变化规律。文中从理论上分析了有源层厚度与 TFT特性的关系 ,计算的最佳有源层的厚度约为 2 0 0 nm,这与实验结果基本一致。     

CMOS亚阈偏置恒流源的分析与设计

由于IC芯片设计普遍采用全局偏置技术,偏置电路的稳定性对整个电路的性能有较大影响。文中利用MOS管工作在亚阈值区的偏置判断条件,分析了一种基于VT的工作在亚阈值区的偏置电流源,能够满足提供较小工作电流、低功耗的要求,同时对电源变化敏感度极低,在电源电压0.7 V~5 V变化时输出电流仅变化不到0.9%。整个电路采用CSMC 0.6μm双层多晶硅双层金属标准工艺实现,采用Cadence Spectre进行模拟仿真,仿真结果证明了该电流源具有低功耗和高电源抑制比特性。     

一种高性能超低功耗亚阈值基准电压源

设计了一种超低功耗、无片上电阻、无双极型晶体管的基于CMOS亚阈值特性的基准电压源。采用Oguey电流源结构来减小静态电流,从而降低功耗,并加入工作于亚阈值区的运算放大器,在保证低功耗的前提下,显著提高了电源电压抑制比。采用1.8 V MOS管与3.3 V MOS管的阈值电压差进行温度补偿,使得输出电压具有超低温度系数。采用共源共栅电流镜以提高电源电压抑制比和电压调整率。电路基于SMIC 0.18 μm CMOS工艺进行设计和仿真。仿真结果表明,在－30 ℃~125 ℃温度范围内,温漂系数为9.3×10－6/℃;电源电压为0.8~3.3 V时,电压调整率为0.16%,电源电压抑制比为－58.2 dB@100 Hz,电路功耗仅为109 nW,芯片面积为0.01 mm²。     

Analytical model for the high-temperature behaviour of the subthreshold slope in MuGFETs

As MuGFETs are promising contenders for the end of the silicon Roadmap, their high-temperature behaviour needs to be addressed. In this work we investigate the variations of the subthreshold slope (SS) of double-gate devices and MuGFETs with intrinsic doping as a function of the temperature and fin width. Focus is placed on the superlinear behaviour of SS occurring above a certain temperature threshold. Numerical simulations are performed using Comsol Multiphysics^™ and a 1D analytical model is developed. The model, which includes the effect of film and gate oxide thickness, is shown to accurately fit the numerical data. A new definition for the subthreshold slope under high-temperature operation is proposed. The high-temperature subthreshold slope degradation is shown to increase with fin width.     

A two-dimensional semi-analytical analysis of the subthreshold-swing behavior including free carriers and interfacial traps effects for nanoscale double-gate MOSFETs

In the present paper, an accurate surface potential and the subthreshold swing (S) models including the free carriers and interfacial traps effect have been presented. Exploiting these new device models, we have found that the incorporation of the free carriers' effect leads to the improvement of the subthreshold swing accuracy in comparison with the classical models. The inclusion of the free carriers has a major role in determining the subthreshold parameters behavior due to the extra surface potential generated at the interface, which may affect the electric field and carriers transport in weak inversion regime. We have demonstrated that S is very sensitive to the short channel lengths (L less than 40 nm). For a device with a small silicon body thickness (t_si=5 nm), S is increased dramatically with the reduction of the channel length. The developed approaches are verified and validated by the good agreement found with the 2D numerical simulations for a wide range of device parameters and bias conditions. The proposed models can also be implemented into devices simulators, such as SPICE, to study the degradation of nanoscale digital CMOS-based circuits.     

一种低功耗低温度系数基准电压源的设计

基于0.35μm CMOS工艺,设计一种不带电阻的低功耗基准电压源,该基准源工作电压范围1.2 V~3.6 V.在3.6 V和室温时测量最大的电源电流为130 nA.在-20℃~100℃温度范围内,该基准电压温度系数为7.5×10-6/℃.在1.2 V~3.6 V电源电压范围内,线灵敏度为40×10-6/V,且在100 Hz时电源抑制比为-50 dB.该基准电压源适合在一些例如移动设备、植入式医疗设备和智能传感器网络等节能集成电路上应用.     

关于我国粮仓的通风技术及低温储藏技术

随着我国人口的增长,生活质量的不断提高,国家对于粮食储藏的要求也逐渐提高。介绍了我国粮仓不同时期类型的衍变、储粮手段的优缺点以及通风方式进行了分析,并对国内目前的低温储粮现状和展望作了介绍。     

通用于GaAs MESFET和HEMT的精确I_(ds)模型

回顾了十年来国内外在ＧａＡｓＦＥＴ大信号模型方面的研究进展，提出了可用于ＭＥＳＦＥＴ和ＨＥＭＴ的统一的精确沟道电流模型。     

一种低温漂低电源电压调整率CMOS基准电流源

通过对带隙基准电路零温漂点设置的开发,获取负温系数电压,实现负温系数电流获取新方法,发展令PMOSFET源栅电压与阈值电压的电源电压变化率相消,从而优化电源电压调整率的新概念,提出了一种CMOS基准电流源新方案。源于SMIC 0.35μm CMOS工艺模型。Ca-dence Hspice模拟验证结果表明,在-40~85℃温度范围内,温度系数为6.9 ppm/℃;3.0~3.6 V电压区间,电源电压调整率系10.6 ppm/V,低于目前文献报道的基准电流源相应指标。该新方案已经用于10位100 MSPS A/D转换器的研究设计,并可望应用于高精度模拟/混合信号系统的开发。     

低温等离子体反应沉积ITO膜的研究

研究了低温等离子体条件下ITO膜的沉积过程,获得了均匀、致密的ITO膜.测量了膜的光、电特性,确定了最佳沉积条件,并对实验结果进行了定性分析.