基于Astro的MIC总线控制器专用集成电路后端设计

本文介绍了采用当前ASIC设计领域内流行的后端布局布线工具-Astro，进行MIC总线控制器远程模块专用集成电路的设计过程。     

基于CCopt引擎的SMIC 40nm低功耗工艺Cortex A9的时钟树实现

随着市场智能手机平台和平板电脑对芯片性能和上市时间要求的不断提升,后端工程师面临的设计压力会越来越大。传统的数字实现流程在满足当今SoC设计的功耗、频率与面积要求方面正在达到极限。那如何在很短的时间内迅速实现芯片功耗、频率与面积的提升变的尤为重要。本文基于SMIC 40nm低功耗工艺的ARM Cortex A9物理设计的实际情况,详细阐述了如何使用cadence最新的时钟同步优化技术,又称为CCopt技术来实现统一的时钟树综合和物理优化。根据实现的结果来看,CCopt引擎很好的实现了目标。实现8%的设计频率提升,并实现了时钟树功率与面积降低。Cadence最新的CCopt引擎对实现复杂芯片物理设计、缩短设计周期、提升芯片性能带来了很大的优势。     

65nm工艺下百万门级芯片的物理设计

随着集成电路工艺的发展,集成电路后端物理设计变得越来越复杂,遇到了很多新的挑战。本文介绍了一款65nm工艺百万门级芯片的物理设计过程,论述了在布局规划、电源网络规划、时钟树设计、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端物理设计效率和芯片的良率。