基于0.15 μm GaAs pHEMT工艺的X波段自混频三倍频器

基于0.15 μm GaAs pHEMT工艺,设计了一种自混频三倍频器,实现了将X波段信号倍频为Ka波段信号。仿真结果表明,该三倍频器的相对带宽为16%,频率覆盖范围为8.9~10.5 GHz,涵盖了大部分的X波段。当输入信号为0 dBm时,在9.5 GHz频点处的输出功率为-12 dBm。在带宽范围内,谐波抑制比大于15 dBc。采用渐变形电感,提高了电感的Q值,实现了去耦电容接地的无源Marchand巴伦。仿真结果表明,无源巴伦的相对带宽达到120%,幅值平衡度得到了有效提高。该三倍频器具有0.4 V、0.8 V、1 V三个直流偏置,芯片尺寸为1.9 mm×0.67 mm。     

基于InP HEMT的太赫兹分谐波混频器芯片设计

基于70 nm InP高电子迁移率晶体管(HEMT)工艺,研制了一款175～205 GHz分谐波混频器太赫兹单片集成电路(TMIC)。使用三线耦合Marchand巴伦实现本振信号的平衡-不平衡转换。在射频端口设计了紧凑型耦合线结构的带通滤波器,实现对射频信号低损耗带通传输的同时缩小了芯片尺寸。测试结果表明混频器在175～205 GHz频率范围内,单边带(SSB)变频损耗小于15 dB,典型值14 dB。混频器中频频带为DC～25 GHz,射频端口对本振二次谐波信号的隔离度大于20 dB。芯片尺寸为1.40 mm×0.97 mm,能够与相同工艺的功率放大器、低噪声放大器实现片上集成,从而满足太赫兹通信等不同领域的应用需求。     

基于标准BiCMOS工艺的1.5Gbit/s调节型共源共栅光接收机

基于IBM 0.18μm SiGe Bi CMOS标准工艺设计实现了一种高速、低功耗的光接收机前端模拟电 路。接收机芯片包括调节型共源共栅 (RGC) 跨阻放大器(TIA)、四级限幅放大器(LA)和 输出缓冲 电路(buffer)。采用高跨导SiGe异质结双极晶体管(HBT)作为输入级的RGC TIA有效隔离了 探测器结电容和输入寄生电容的影响,更好地拓展了光接收机的带宽。仿真结果表明,在1.8V电源电 压供电下,驱动50Ω电阻和10pF电容负载时 ,光接收机前端的跨阻增益为76.67dB带宽为2.1GHz 。 测试结果表明,光接收机前端电路的－3dB带宽为1.2GHz,跨阻增 益为72.2dB,在误码率(BER)为10－9的条件 下,光接收机实现了1.5Gbit/s的数据传输速率。在1. 8V电源电压 下,芯片功耗仅为44mW,芯片总面积为800 μm×370μm。     

基于标准BiCMOS工艺的1.5 Gbit/s调节型共源共栅光接收机

基于IBM 0.18μm SiGe BiCMOS标准工艺设计实现了一种高速、低功耗的光接收机前端模拟电路。接收机芯片包括调节型共源共栅(RGC)跨阻放大器(TIA)、四级限幅放大器(LA)和输出缓冲电路(buffer)。采用高跨导SiGe异质结双极晶体管(HBT)作为输入级的RGC TIA有效隔离了探测器结电容和输入寄生电容的影响,更好地拓展了光接收机的带宽。仿真结果表明,在1.8V电源电压供电下,驱动50Ω电阻和10pF电容负载时,光接收机前端的跨阻增益为76.67dB,-3dB带宽为2.1GHz。测试结果表明,光接收机前端电路的-3dB带宽为1.2GHz,跨阻增益为72.2dB,在误码率(BER)为10-9的条件下,光接收机实现了1.5Gbit/s的数据传输速率。在1.8V电源电压下,芯片功耗仅为44mW,芯片总面积为800μm×370μm。     

基于0．5μmCMOS工艺的一款新型BiCMOS集成运算放大器设计

为了提高运算放大器的驱动能力,依据现有CMOS集成电路生产线,介绍一款新型BiCMOS集成运算放大电路设计,探讨BiCMOS工艺的特点。在s_Edit中进行“BiCMOS运放设计”电路设计,并对其电路各个器件参数进行调整,包括M0s器件的宽长比和电客电阻的值。完成电路设计后,在Tspice中进行电路的瞬态仿真,插入CMOS,PNP和NPN的工艺库,对电路所需的电源电压和输入信号幅度和频率进行设定调整,最终在W—Edit输出波形图。在MCNC0．5μm工艺平台上完成由MOs、双极型晶体管和电容构成的运算放大器版图设计。根据设计的版图,设计出BiCMOS相应的工艺流程,并提取各光刻工艺的掩模版。     

基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.     

一种基于SiGe BiCMOS工艺的单片集成光接收机前端放大电路

基于0.13μm SiGe BiCMOS工艺,设计了一种25 Gbit/s的光接收机前端放大电路单片集成的放大电路。该电路实现了光接收机前端放大电路的单片集成,并采用带反馈系统的跨阻放大器、电感峰化、自动增益控制电路等设计有效提高了增益、带宽和系统稳定性。经仿真与测试,该设计增益达到69.9 dB,带宽为19.1 GHz,并在工业级芯片工作温度(-40℃~+85℃)下带宽误差不超过0.1%。该芯片工作时需要的供电电流为45 mA,功耗为81 mW,信号抖动RMS值为5.8 ps,具有良好的性能和稳定性。本设计提供了一种能够适用于100 Gbit/s(25 Gbit/s×4线)光互连系统的设计方案,具有广泛的应用前景。     

基于SiGe BiCMOS工艺的射频ESD电路设计

随着射频电路工作频率的不断升高,ESD已经成为了影响电路可靠性和射频电路性能的重要因素。针对高速射频电路,设计了高速I/O口ESD防护电路和电源到地的箝位电路,并采用斜边叉指型二极管进行版图和性能优化。采用Jazz 0.18μm SiGe BiCMOS工艺对该ESD防护电路进行设计和流片。经过测试得到,ESD保护电压最高可达到3000 V。更改二极管叉指数取得更高的ESD防护级别,改进后保护电压最高可达到4500 V。     

基于BiCMOS工艺的D类功率放大器设计

文章首先详细研究了D类音频放大器和相关的BiCMOS的基本原理和结构,并在此基础上综合现阶段国内市场对D类功率放大器的需求,开发了基于0．6μm特征线宽、双层多晶、双层金属的多晶发射极BiCMOS工艺的D类功率放大器。该D类音频放大器,在5V电压下可以以1．4W／Ch的功率驱动阻抗为8的负载。它同样可驱动阻抗为4的负载,5V电压下提供的最大功率为2．1W／Ch。同时还详细描述了前置音频放大器,三角波产生电路、比较器,死区控制电路,输出驱动电路等子模块的设计内容。电路在Cadence环境下进行设计和仿真验证,经过仿真表明电路设计性能良好,符合设计要求,可广泛应用于便携式电子产品。     

基于0.13-µm SiGe BiCMOS工艺的40GHz低噪声放大器设计

设计了一个工作于40 GHz的低噪声放大器,提出了一种改进的Cascode电路结构并设计了匹配网络。为了获取高Q值,电感使用了共面波导短路线实现。电路使用0.13-µm SiGe BiCMOS工艺,其截止频率fT 为103GHz,芯片尺寸为0.21 mm2。该低噪声放大器使用一级Cascode电路结构,-3dB带宽为34GHz到44GHz.。在40GHz频率点上,测量的增益为8.6dB,输入回波损耗S11为-16.2dB。仿真的噪声系数为5dB。在2.5V供电电压下,电路消耗的电流仅为3mA。     

基于SiGe BiCMOS工艺的25Gbit/s跨阻放大器设计

采用0.25 μm SiGe双极CMOS (BiCMOS)工艺设计并实现了一种传输速率为25 Gbit/s的高速跨阻前置放大器(TIA).在寄生电容为65fF的情况下,电路分为主放大器模块、两级差分模块和输出缓冲模块.相比传统的跨阻放大器,TIA采用Dummy形式实现了一种伪差分的输入,减小了共模噪声,提高了电路的稳定性;在差分级加入了电容简并技术,有效地提高了跨阻放大器的带宽;在各级之间引入了射极跟随器,减小了前后级之间的影响,改善了电路的频域特性.电路整体采用了差分结构,抑制了电源噪声和衬底噪声.仿真结果表明跨阻放大器的增益为63.6 dBQ,带宽可达20.4 GHz,灵敏度为-18.2 dBm,最大输出电压为260 mV,功耗为82 mW.     

基于肖特基二极管的太赫兹二倍频器设计

固态倍频器是太赫兹源应用中的关键器件,如何利用非线性器件提高太赫兹倍频器件的效率是设计太赫兹固态电路的关键。本文介绍了利用肖特基二极管非线性特性设计固态太赫兹二倍频器的2种方法,即采用直接阻抗匹配和传输模式匹配设计了2种不同拓扑结构的170 GHz二倍频器,针对设计的结构模型,分别进行三维有限元电磁仿真和非线性谐波平衡仿真。仿真结果表明,在17 dBm输入功率的驱动下,倍频器在160 GHz~180 GHz输出频率范围内,倍频效率在15%左右,输出功率大于7 mW。最后对2种方法设计的倍频器结构进行了简单对比和分析,为今后太赫兹倍频研究和设计提供仿真方法。     

一种2.4G的低功耗BiCMOS预置数分频器

文章主要介绍了一个利用TSMC 0．25μm RF BiCMOS工艺实现的预置数分频器（Plmscaler）。其中，采用了特殊的D触发器和组合逻辑门结构，改进了预置数分频器结构。能够使分频器工作在低功耗、高速度之间有比较好的折衷。     

基于1.5 μm BiCMOS 工艺的SiGe HBT器件设计优化

基于非选择性外延,自对准注入技术,集电区选择性注入和快速热退火工艺,提出了一种适用于1.5μm BiCMOS集成技术的SiGe HBT器件结构。该结构具有内基区薄,外基区厚,B/E结两侧杂质浓度低,发射极/基极自对准诸优点。利用TSuprem4和Medici进行工艺模拟和电学特性仿真。结果表明,所设计的的SiGe HBT具有良好的电学特性,其最大电流增益为210,当Vce=2.5 V时,截止频率达到65 GHz,验证了器件结构设计的合理性。     

基于BiCMOS宽动态可变增益放大器的设计

基于栅压控制MOS管等效电阻实现放大器输出电阻和射极电阻同时改变的原理,构造一种新型可变增益放大器,通过控制电路和稳压电路提高了增益动态范围和电路稳定性。采用UMC0.5μm BiCMOS工艺,使用HSpice软件仿真,结果表明该放大器可在0－70μA的较小控制电流下实现增益在0－66dB宽范围内连续变化,带宽超过73MHz,具有良好的线性度。     

一种基于0.13 μm SiGe BiCMOS工艺的Ka波段宽带有源移相器

采用0.13 μm SiGe BiCMOS工艺,设计了一种工作在32~38 GHz的Ka波段有源移相器,采用矢量合成的方法实现移相功能。该移相器电路包括输入无源巴伦、多相滤波网络、矢量合成单元、射随器和输出有源巴伦。后仿结果表明,输入输出反射系数均小于-9.5 dB,反向隔离度小于-80 dB,插入损耗优于-6.5 dB。在-55 ℃~125 ℃宽温范围内相对相移最大误差小于2.2°,全频带RMS移相误差小于1.5°,RMS增益误差小于0.35 dB。总功耗为18.2 mW,芯片核心面积为0.21 mm²。     

基于CMOS工艺的太赫兹探测器

提出了一种新型多频太赫磁探测器电路结构,采用圆形、菱形以及环形天线嵌套式构成多频探测单元,四个探测器相互之间设计保护层包围隔离,防止外部电路对其影响.在高频结构仿真器(HFSS)下对设计的双环差分天线、单环差分天线、圆形开槽天线和菱形天线进行模型与特性参数仿真优化.基于TSMC CMOS 0.18 μm工艺制备了多频太赫兹探测器芯片,该芯片能实现280,290,320,600和806 GHz多频段探测功能.测试结果表明,双环天线结构、圆形开槽天线结构、菱形天线结构和单环差分天线结构的探测器在阈值电压为0.42 V时,最佳响应度分别为366.6,1 286.6,366.3和701.2 V/W,最小噪声等效功率分别为0.578,0.211,0.594和0.261 nW/√Hz.     

基于130 nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.     

基于SiGe BiCMOS工艺的片上太赫兹滤波器

基于硅锗双极-互补金属氧化物半导体(SiGe BiCMOS)工艺,采用衬底集成波导(SIW)结构,设计了几款片上太赫兹滤波器。测试结果中带宽和中心频率分别为20 GHz@139 GHz,20 GHz@168 GHz和26 GHz@324 GHz,结果表明制作的带通滤波器中心频率与设计的偏差很小;滤波器在中心频率的插入损耗为-6 dB@139 GHz,-5.5 dB@168 GHz和-5 dB@324 GHz。