基于FPGA的卷积码Viterbi译码器性能研究

基于FPGA的卷积码Viterbi译码器,其性能与译码算法参数设置密切相关。在采用VHDL语言设计实现译码器的基础上,通过仿真,分析了Viterbi译码器参数的设置情况,就幸存路径长度、编码存储度等参数对FPGA译码器性能的影响进行了讨论,并给出了这些参数的最佳取值。对卷积码编译码参数设计具有较好的指导性和实用性。     

卷积码Viterbi译码算法的FPGA实现

探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中，提出了减少路径量度的位数和流水线回索法的幸存路径等方法，能有效地减少存储量、降低功耗、提高速度，使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。     

卷积码编码及其Viterbi译码的实现

对3G系统中定义的卷积码编码进行了分析,并以1/2卷积码为例重点讨论了编码和Viterbi译码算法的实现方案。为求系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的留存路径更新、数据溢出处理和输出判决部分进行了优化,优化的结果使得系统的性能和效率都有提高。根据仿真结果对系统的性能进行了分析,其结果对系统的工程实现有着重要的参考价值。     

Viterbi译码中的路径度量存储管理

大约束度卷积码的Viterbi译码器硬件复杂度大,限制了其速度。该文分析了Viterbi译码器的结构,从路径度量存储管理着手,合理地组织了存储器结构,简化了ACS和度量存储器之间的接口电路。提高了译码速率,使译码器便于FPGA实现。     

Viterbi译码的FPGA免回溯实现

卷积码在多种通信领域中广泛应用,Viterbi译码是对卷积码的一种最大似然译码算法。随着卷积码约束度的增加,并行维特比译码所需的硬件资源呈指数增长,限制其硬件实现。介绍了一种串行译码结构的FPGA实现方案,在保证性能译码的前提下有效地节省资源。同时提出了充分利用FPGA的RAM存储单元的免回溯Viterbi解码实现算法,减少了译码时延,这种算法在串行和并行译码中都可以应用。     

Viterbi译码及其DSP算法研究

应用概率译码技术的Ｖｉｔｅｒｂｉ算法是目前对卷积编码和格状编码调制（ＴＣＭ）进行译码的有效手段。本文以对卷积码的译码为例,提出了一种减小复杂度的Ｖｉｔｅｒｂｉ软判决译码算法,并给出了在ＴＭＳ３２０Ｃ５４Ｘ数字信号处理器基础上实现该算法的源码。     

适用于 SBAS和 Galileo 卫星导航接收机的 Viterbi 译码器实现

设计并实现了一种适用于SBAS和Galileo卫星导航系统的（2,1,7）卷积码的Viterbi译码器．由于卫星导航系统中的数据率不高,采用串行结构实现 Viterbi译码器,并且多通道复用同一译码器,以节省电路面积．此外,采用改进的加比选单元并通过寄存器交换法对幸存路径进行管理,以进一步优化电路结构．为了减少RA M 的使用,利用同址更新技术将路径度量累加值和幸存路径存储至RAM ．译码电路通过FPGA验证,采用SMIC65 nm工艺库进行综合,该译码器逻辑电路的面积为4738μm2．     

DRM系统中卷积编码及Viterbi译码的实现

卷积编码和Viterbi译码是一种有效的前向纠错方法,广泛应用在移动通信和卫星通信中。给出了在DRM系统中由Punctured(4,1,6)卷积码作为母码产生的Punctured卷积码的编码及其Viterbi译码的软件实现方法和截尾译码的方法,从而为各种不同码率的卷积码的编、译码给出了一种可行的实现方法,并且为DRM系统中的编码设计提供了条件。     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

通信系统中Viterbi译码的Matlab仿真与实现

数字通信作为一种前向纠错编码技术卷积码起着重要的作用。相应地,信息接收端对卷积码的译码实现也提出了更高的要求。文中提出的卷积码译码Matlab仿真方案,旨在用Viterbi译码实现对卷积码译码的功能。仿真结果表明,维特比是一种良好的译码方式。     

一种维特比译码器的矩阵实现方案

本文针对(2,1,l)卷积码提出一种维特比矩阵译码算法,通过引入整形、合并和动态选择等辅助模块,实现了所有环节的矩阵处理,构建出具有单一结构的并行译码器。由于只需要更改一部分模块的内部参数便可获得不同卷积码译码器,因此非常有利于分析和设计。仿真实验表明,在运算量更少的情况下,矩阵译码器可以取得接近最优的译码性能。     

Viterbi decoding for impulsive interference satellite channels

Data taken from real satellite channels point to the fact that such non-Gaussian behaviour as burst noise exists. Since the probability density function (p.d.f.) which minimizes the Fisher information (I_f) subject to the given variance of noise is Gaussian, performance can be improved by taking into account the non-Gaussian nature of the actual noise p.d.f. To achieve the higher efficiency, a modem, which consists of a maximum likelihood sequence detector (MLSD) implemented by an adaptive Viterbi algorithm (VA), is introduced in this paper. The new form of the algorithm, based on the m-interval polynomial approximation (MIPA) method, which adjusts the operation of the VA decoder to ensure its robustness to changing and/or non-Gaussian noise conditions, leads to an improvement of the error probability in operation of the receiver. In contrast to coding techniques, this improvement through digital signal processing is not obtained at the expense of bandwidth expansion. Monte Carlo simulation results involving bit error rate (BER) support theoretical conclusions.     

联合判决估计的Viterbi译码算法

利用相邻几组判决数据之间的相互关系，对这几组数据进行联合判决估计，从而提两了Viterbi译码性能。从理论分析和仿真结果来看，当译码深度τ=2m左右时，译码性能相当于深度2τ传统算法的性能。此外，仿真表明参考状态的位置对性能影响不大。因此该算法在保证同等性能前提下，对留选路径存储的规模和功耗减少约20％，对回溯单元减少达30％。     

高编码率维特比译码器的设计

本文提出了一种高编码维特比译码器设计方案，并采用单片机加以实现。因此方案具有一定的实用性。     

卷积码维特比译码算法最佳反馈深度研究

卷积码可以用维特比算法作为译码算法,由于维特比译码器复杂度随着反馈深度的增长成指数倍增长,因而译码反馈深度对译码器的复杂度影响很大甚至可能无法实用,目前有些文献中仅给出了反馈深度的大致范围,但在硬件实现和性能仿真时无法确定一个具体的数值。通过在OFDM系统中运用卷积编码和维特比译码仿真分析发现,维特比译码器反馈深度为卷积码编码器存贮长度的5倍时,既可达到性能和硬件复杂度的良好折衷,又便于实际应用。     

高性能维特比在卫星导航接收机中FPGA实现

卫星定位接收机中卷积码译码即维特比译码器,在处理器中面临占有资源较多、处理时间过长等问题,为了减少处理器资源的占用和提高处理速度,采用并行加比选蝶形单元的的方法,在FPGA平台上用硬件描述语言设计一种高性能维特比译码器,作为GPSL2频点和GALILEOE1频点接收机的通用译码器,在GPS和GALILEO接收机上运用,大大减少资源使用,提高接收机的处理速度。     

基于GPU的Viterbi并行解码算法的设计与实现

针对GPU并行计算特征,对Viterbi解码自身做了并行处理探索,并提出使用Zero-Termination卷积码来实现基于GPU的Viterbi解码分块并行处理.设计的实现结果表明:Zero-Termination卷积码的简单而适用于GPU分块并行;误码率降低,特别是在信噪比低的情况下,Zero-Termination卷积码误码率比不损失码率的卷积码要低.同时,还实现了基于GPU的7,9,15三种不同约束长度的Viterbi解码,获得了良好的误码性能曲线及高吞吐率表现.