一种用于10位50 MS/s流水线ADC的MDAC

利用运放共享技术,设计了一种用于10位50 MS/s流水线ADC的增益D/A转换器(MDAC).采用SMIC 0.25 μm 1P5M标准数字CMOS工艺,整个MDAC模块的版图面积为0.064 mm2.仿真结果表明,在50 MHz采样率下、输入信号为2 MHz(1.5 V振幅)正弦波时,整个电路模块的功耗为7.12 mW.     

一种12位100 MS/s流水线ADC的设计

设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90 nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34 MHz时,信干噪比(SNDR)为71.58 dB,无杂散动态范围(SFDR)为86.32 dB,电路整体功耗为220.8 mW。     

用于带数字校正12位40MS／s流水线ADC的MDAC电路及数模接口

设计了一个用于40 MHz采样率,12位精度流水线A/D转换器第一级的MDAC电路.该电路采用高增益带宽积的增益自举放大器,在3.5 pF负载电容下,可以在8 ns内稳定在最终值的0.01%;设计了低失调、低回踢噪声比较器.蒙特卡罗分析表明,失调电压小于7 mV.电路采用SMIC 0.35 μm/3.3 V CMOS工艺,用于一个带数字校正的流水线A/D转换器.在MDAC中加入一个D/A接口电路,可以在不引入过多模拟电路的前提下,配合数字校正部分完成其校正功能.     

一种10位250 MS/s电荷域流水线ADC

提出了一种高速、低功耗、小面积的10位 250 MS/s 模数转换器(ADC)。该ADC采用电荷域流水线结构,消除了高增益带宽积的跨导运算放大器,降低了ADC功耗。采用流水线逐级电荷缩减技术,降低了后级电路的电荷范围,减小了芯片面积。测试结果表明,在250 MS/s采样速率、9.9 MHz输入正弦信号的条件下,该ADC的无杂散动态范围(SFDR)为64.4 dB,信噪失真比(SNDR)为57.7 dB,功耗为45 mW。     

一种12位50MS/s CMOS流水线A/D转换器

采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器（ADC）。为了减小失真和降低功耗,该ADC利用余量增益放大电路（MDAC）内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。     

99.1 mW 12位40 MSPS流水线A/D转换器

设计并实现了一种12位40 MSPS流水线A/D转换器,并在0.18 μm HJTC CMOS工艺下流片.芯片工作电压为3.3 V,核心部分功耗为99.1 mW.为优化ADC功耗,采用多位/级的系统结构和套筒式运放结构,并采用逐级按比例缩小的设计方法进一步节省功耗.测试结果表明,A/D转换器的DNL小于0.46 LSB,INL小于0.86 LSB;采样率为40 MSPS时,输入19.1 MHz信号,SFDR超过80 dB,SNDR超过65 dB.     

一种高线性度14位40 MS/s流水线A/D转换器

设计了一个14位40 MHz、100 dB SFDR、1.8 V电源电压的流水线A/D转换器(ADC).采用增益自举密勒补偿两级运放,可在保证2 Vpp差分输出信号摆幅的前提下获得130dB的增益,有效地减小了运放有限增益的影响;同时,采用冗余位编码技术和动态比较器,降低了比较器失调电压的设计难度和功耗.该设计采用UMC 0.18 μm CMOS工艺,芯片面积为2mm×4 mm.仿真结果为:输入满幅单频9 MHz的正弦信号,可以达到100 dB SFDR和83.8 dBSNDR.     

一种3.3 V 9位50 MS/s CMOS流水线A/D转换器

设计了一种3.3 V 9位50 MS/s CMOS流水线A/D转换器。该A/D转换器电路采用1.5位/级,8级流水线结构。相邻级交替工作,各级产生的数据汇总至数字纠错电路,经数字纠错电路输出9位数字值。仿真结果表明,A/D转换器的输出有效位数(ENOB)为8.712位,信噪比(SNR)为54.624 dB,INL小于1 LSB,DNL小于0.6 LSB,芯片面积0.37 mm2,功耗仅为82 mW。     

12位1O MS/s CMOS流水线A/D转换器的设计

文中介绍了一种六级12位10Msample/sCMOS流水线A／D转换器的设计。该设计方案采用了双差分动态比较器结构,保证了处理模拟信号的精度与速度;采用冗余编码技术,进行数字误差校正,减小了多种误差敏感性,避免了由于余量电压超限而导致的失码,并降低了采样／保持电路和D/A转换电路的设计难度。     

低功耗10位30MS/s流水线A/D转换器

基于0.18μm CMOS混合信号工艺,设计了一个低功耗10位30 MS/s流水线A/D转换器.通过优化各级采样电容和运放(0TA)偏置电流,以及使用动态比较器,大大降低了整体功耗.采用增益自举开关,以减少开关非线性;引入数字校正技术,以提高转换精度.当采样时钟频率为32 MHz、输入信号频率为16 MHz时,信噪失真比(SNDR)为59 Db,无杂散动态范围(SFDR)为71 Db.AD(:核心电路版图面积为0.64 mm2,功耗仅为32 Mw.     

一个用于12位40-MS/s低功耗流水线ADC的MDAC电路设计

文中设计了一个用于12位40MHz采样率低功耗流水线ADC的MDAC电路.通过对运放的分时复用,使得一个电路模块实现了两级MDAC功能,达到降低整个ADC功耗的目的.通过对MDAC结构的改进,使得该模块可以达到12bit精度的要求.通过优化辅助运放的带宽,使得高增益运放能够快速稳定.本设计在TSMC0.35μmmixsignal3.3V工艺下实现,在40MHz采样频率下,以奈奎斯特采样频率满幅(Vpp=2V)信号输入,其SINAD为73dB,ENOB为11.90bit,SFDR为89dB.整个电路消耗的动态功耗为9mW.     

用于12bit250MS/s流水线ADC的运算放大器设计

设计了一种应用于12 bit 250 MS/s采样频率的流水线模数转换器(ADC)的运算放大器电路.该电路采用全差分两级结构以达到足够的增益和信号摆幅;采用一种改进的频率米勒补偿方法实现次极点的“外推”,减小了第二级支路所需的电流,并达到了更大的单位增益带宽.该电路运用于一种12 bit 250 MS/s流水线ADC的各级余量增益放大器(MDAC),并采用0.18 μm 1P5M 1.8 V CMOS工艺实现.测试结果表明,该ADC电路在全速采样条件下对于20 MHz的输入信号得到的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,整个ADC电路的功耗为320 mW.     

基于流水线ADC的MDAC电容失配校准研究

针对MDAC中采样电容失配会降低ADC输出非线性性能的问题,提出了一种流水线ADC的前台数字校准技术。该前台数字校准技术利用ADC输出积分非线性的相对偏差提取误差,利用简单的多路选择运算单元进行误差补偿。在此基础上,采用Verilog HDL实现了RTL级描述并成功流片。仿真和测试结果表明,该校准算法能够提升ADC输出性能。     

应用于12bit/50MHz流水线ADC的MDAC的设计

流水线ADC实现了高速度和高分辨率的很好折中,是目前应用最广泛的一种ADC。乘法型数模转换器作为流水线ADC的核心模块,实现了取样保持、减法和余差放大等功能。本文设计了一款应用于12 bit/50 MHz流水线ADC的乘法型数模转换器电路,最后给出仿真验证结果,并绘制出版图。     

A 12-Bit 75-MS/s Pipelined ADC Using Incomplete Settling

The residue amplifiers in high-speed pipelined analog-to-digital converters (ADCs) typically determine the converter's overall speed and power performance. We propose a mixed-signal technique that exploits incomplete settling to achieve low power residue amplification. In the first stage of a 12-bit, 75-MS/s proof-of-concept prototype, the employed open-loop residue amplifier dissipates only 2.9 mW from a 3-V supply, achieving >60% amplifier power reduction over a previously reported open-loop residue amplifier implementation and achieving >90% amplifier power reduction over a conventional opamp implementation. Test results show that the converter's maximum signal-to-noise-and-distortion ratio (SNDR) is 65.6 dB. The measured integral and differential nonlinearity are 0.95 LSB and 0.64 LSB, respectively. The experimental chip occupies 7.9 mm² and consumes 273 mW in a 0.35-mum double-poly, quadruple-metal CMOS process     

一种12位4 MS/s异步SAR ADC

设计了一种12位4 MS/s的异步逐次逼近型模数转换器(SAR ADC)。采用一种既能节省开关动态功耗又能减小电容面积的开关切换策略,与传统结构相比,开关动态切换功耗节省了95%,电容总面积减小了75%。为了避免使用高频时钟,采用了异步控制逻辑,采样开关采用栅压自举开关以便提高ADC的线性度,动态锁存比较器的使用减小了静态功耗,片上集成了电压参考电路和相关驱动电路。基于SMIC 0.18 μm CMOS工艺,在1.8 V电源电压和4 MS/s转换速率条件下,经后仿真得到ADC的信号噪声失真比SNDR为70.2 dB,功耗仅为0.9 mW,品质因素FOM为109 fJ/conversion-step。     

A 10-bit 80-MS/s opamp-sharing pipelined ADC with a switch-embedded dual-input MDAC

A 10-bit 80-MS/s opamp-sharing pipelined ADC is implemented in a 0.18-μm CMOS.An opampsharing MDAC with a switch-embedded dual-input opamp is proposed to eliminate the non-resetting and successive-stage crosstalk problems observed in the conventional opamp-sharing technique.The ADC achieves a peak SNDR of 60.1 dB(ENOB = 9.69 bits) and a peak SFDR of 76 dB,while maintaining more than 9.6 ENOB for the full Nyquist input bandwidth.The core area of the ADC is 1.1 mm~2 and the chip consumes 28 mW with a 1.8 V power supply.