薄栅介质陷阱密度的求解和相关参数的提取

采用恒定电流应力对薄栅氧化层MOS电容进行了TDDB评价实验,提出了精确测量和表征陷阱密度及累积失效率的方法.该方法根据电荷陷落的动态平衡方程,测量恒流应力下MOS电容的栅电压变化曲线和应力前后的高频C-V曲线变化求解陷阱密度.从实验中可以直接提取表征陷阱的动态参数.在此基础上,可以对器件的累积失效率进行精确的评估.     

薄SiO2层击穿特性与临界陷阱密度

薄栅氧化层的退化、击穿与氧化层中和界面陷阱的产生相关.本文研究了在恒电流TDDB(Time-Dependent Dielectric Breakdown) 应力条件下8.9nm薄氧化层的电学特性退化、击穿情况.研究表明,电子在穿越SiO₂晶格时与晶格相互作用产生陷阱,当陷阱密度达到某一临界密度N_bd时,氧化层就击穿.N_bd可以用来表征氧化层的质量,与测试电流密度无关.击穿电量Q_bd随测试电流密度增大而减小可用陷阱产生速率的增长解释.临界陷阱密度N_bd随测试MOS电容面积增大而减小,这与统计理论相符.统计分析表明,对于所研究的薄氧化层,可看作由面积为2.56×10^-14cm²的"元胞"构成,当个别"元胞"中陷阱数目达到13个时,电子可通过陷阱直接隧穿,"元胞"内电流突然增大,产生大量焦耳热,形成欧姆通道,氧化层击穿.     

薄栅介质层可靠性与陷阱统计分析

本文以高电场(＞11.8MV/cm)恒电流TDDB为手段研究了厚度为7.6、10.3、12.5、14.5nm薄氧化层的击穿统计特性.实验分析表明在加速失效实验中测量击穿电量Q_bd的同时,还可以测量击穿时的栅电压增量ΔV_bd.因为ΔV_bd的统计分布反映了栅介质层中带电陷阱的数量及其位置分布,可以表征栅介质层的质量和均匀性.此外由Q_bd和ΔV_bd能够较合理地计算临界陷阱密度N_bd.实验结果表明本征击穿时N_bd与测试条件无关而随工艺和介质层厚度变化.同样厚度时N_bd反映不同工艺生成的介质质量.陷阱生成的随机性使N_bd随栅介质厚度减小而下降.氧化层厚度约10nm时N_bd达到氧化层分子密度的1%发生击穿(10²⁰cm^-3).N_bd的物理意义清楚,不象Q_bd随测试应力条件变化,是薄栅介质层可靠性的较好的定量指标.     

衬底热空穴耦合的薄栅TDDB效应

通过衬底热空穴 (SHH,Substrate Hot Hole)注入技术 ,对 SHH增强的薄 Si O2 层击穿特性进行了研究 .与通常的 F- N应力实验相比 ,SHH导致的薄栅氧化层击穿显示了不同的击穿特性 .其击穿电荷要比 F- N隧穿的击穿电荷大得多 ,栅氧化层的击穿电荷量与注入的空穴流密度和注入时空穴具有的能量以及栅电压有关 .这些新的实验结果表明 F- N应力导致的薄栅氧化层的击穿不仅由注入的空穴数量决定 .提出了一个全新的衬底热空穴耦合的TDDB(Tim e Dependent Dielectric Breakdown)模型     

衬底热空穴耦合的薄栅TDDB效应

通过衬底热空穴(SHH,Substrate Hot Hoel)注入技术,对SHH增强的薄SiO2层击穿特性进行了研究.与通常的F-N应力实验相比,SHH导致的薄栅氧化层击穿显示了不同的击穿特性.其击穿电荷要比F-N隧穿的击穿电荷大得多,栅氧化层的击穿电荷量与注入的空穴流密度和注人时空穴具有的能量以及栅电压有关.这些新的实验结果表明F-N应力导致的薄栅氧化层的击穿不仅由注入的空穴数量决定.提出了一个全新的衬底热空穴耦合的TDDB(Time Dependent Dielectric Breakdown)模型.     

衬底热空穴导致的薄栅介质经时击穿的物理模型研究

该文定量研究了热电子和空穴注入对薄栅氧化层击穿的影响,讨论了不同应力条件下的阈值电压变化,首次提出了薄栅氧化层的经时击穿是由热电子和空穴共同作用的结果,并对上述实验现象进行了详细的理论分析,提出了薄栅氧化层经时击穿分两步。首先注入的热电子在薄栅氧化层中产生陷阱中心,然后空穴陷入陷阱导致薄栅氧击穿。     

薄栅氧化层的TDDB研究

随着超大规模集成电路的不断发展,薄栅氧化层的质量对器件和电路可靠性的作用越来越重要。经时绝缘击穿(TDDB)是评价薄栅氧化层质量的重要方法。本文重点介绍了TDDB的几种主要击穿模型和机理,比较了软击穿和硬击穿过程的联系与区别,并初步分析了TDDB与测试电场、温度以及氧化层厚度的关系。     

薄栅氧化层相关击穿电荷

栅氧化层厚度的减薄要求深入研究薄栅介质的击穿和退化之间的关系.利用衬底热空穴注入技术分别控制注入到薄栅氧化层中的热电子和空穴量,对相关击穿电荷进行了测试和研究.结果表明薄栅氧化层击穿的限制因素依赖于注入热电子量和空穴量的平衡．提出薄栅氧化层的击穿是在注入的热电子和空穴的共同作用下发生的新观点.建立了SiO2介质击穿的物理模型并给出了理论分析.     

超薄Si3N4/SiO2叠层栅介质可靠性研究

实验成功地制备出等效氧化层厚度为亚2nm的Nitride/Oxynitride(N/O)叠层栅介质难熔金属栅电极PMOS电容并对其进行了可靠性研究.实验结果表明相对于纯氧栅介质而言,N/O叠层栅介质具有更好的抗击穿特性,应力诱生漏电特性以及TDDB特性.进一步研究发现具有更薄EOT的难熔金属栅电极PMOS电容在TDDB特性以及寿命等方面均优于多晶硅栅电极的相应结构.     

薄栅氧化层相关击穿电荷

栅氧化层厚度的减薄要求深入研究薄栅介质的击穿和退化之间的关系 .利用衬底热空穴注入技术分别控制注入到薄栅氧化层中的热电子和空穴量 ,对相关击穿电荷进行了测试和研究 .结果表明薄栅氧化层击穿的限制因素依赖于注入热电子量和空穴量的平衡 .提出薄栅氧化层的击穿是在注入的热电子和空穴的共同作用下发生的新观点 .建立了 Si O2 介质击穿的物理模型并给出了理论分析     

金属电迁移测试过程中的电介质击穿效应

金属互连电迁移有断路失效和短路失效两种常规失效模式,其中短路失效是由于发生了析出效应.目前对电迁移断路失效的研究较多,但是对于析出效应(短路失效)的研究较少.研究发现在金属电迁移析出效应监测过程中易产生两种电介质击穿效应,分别为在实验刚开始发生的瞬时电介质击穿(TZDB)效应和测试过程中产生的时间依赖性电介质击穿(TDDB)效应.此外,电介质层材料的介电常数值越高,其耐电介质击穿的能力越高.析出效应的监测电场强度的设定值应该同时考虑电介质层材料与测试结构的特性,监测电场强度的设定范围建议为0.15～0.24 MV/cm,以防止在析出效应监测过程中发生电介质击穿,混淆两种不同的失效机理,造成误判.     

基于原位水汽生成工艺的栅氧化膜特性

介绍了一种制作栅介质的新工艺--原位水汽生成工艺.基于Deal-Grove模型提出了原位水汽生成过程中活性氧原子和硅一硅键反应形成硅氧硅键的氧化模型,并通过MOS电容结构对原位水汽生成和炉管湿法氧化所形成的栅氧化膜的电击穿特性进行了研究和分析.测试结果表明原位水汽生成的栅氧化膜相对于炉管湿法氧化有着更为突出的电学性能,这可以认为是由于弱硅一硅键的充分氧化所导致的.表明原位水汽生成在深亚微米集成电路器件制造中具有广阔应用前景.     

基于原位水汽生成工艺的栅氧化膜特性

介绍了一种制作栅介质的新工艺--原位水汽生成工艺.基于Deal-Grove模型提出了原位水汽生成过程中活性氧原子和硅一硅键反应形成硅氧硅键的氧化模型,并通过MOS电容结构对原位水汽生成和炉管湿法氧化所形成的栅氧化膜的电击穿特性进行了研究和分析.测试结果表明原位水汽生成的栅氧化膜相对于炉管湿法氧化有着更为突出的电学性能,这可以认为是由于弱硅一硅键的充分氧化所导致的.表明原位水汽生成在深亚微米集成电路器件制造中具有广阔应用前景.     

衬底热空穴注入下的薄栅氧化层击穿特性

利用衬底热空穴 (SHH)注入技术 ,分别定量研究了热电子和空穴注入对薄栅氧化层击穿的影响 ,讨论了不同应力条件下的阈值电压变化 .阈值电压的漂移表明是正电荷陷入氧化层中 ,而热电子的存在是氧化层击穿的必要条件 .把阳极空穴注入模型和电子陷阱产生模型统一起来 ,提出了薄栅氧化层的击穿是与电子导致的空穴陷阱相关的 .研究结果表明薄栅氧化层击穿的限制因素依赖于注入热电子量和空穴量的平衡 .认为栅氧化层的击穿是一个两步过程 .第一步是注入的热电子打断 Si— O键 ,产生悬挂键充当空穴陷阱中心 ,第二步是空穴被陷阱俘获 ,在氧化层中产生导电通路     

片上栅氧经时击穿失效监测电路与方法

 栅氧经时击穿(Time Dependent Dielectric Breakdown(TDDB))等失效机理引起的失效是电路失效的主要原因之一,而这些电路的失效可能会造成灾难性的后果.本文提出了一种片上、能对栅氧经时击穿引起的失效进行实时预报的电路及方法.当栅氧经时击穿引发电路或系统失效时,本监测电路会发出报警信号.本监测电路采用标准的CMOS工艺,只占用很小的芯片面积,同时它只与宿主电路共用电源信号,从而不会给宿主电路带来任何干扰.本监测电路采用0.18μm CMOS工艺实现了投片验证.