基于PI控制的全数字锁相环设计

针对以往全数字锁相环研究中所存在电路结构复杂、设计难度较大和系统性能欠佳等问题,提出了一种实现全数字锁相环的新方法。该锁相环以数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。应用EDA技术完成系统设计,并进行计算机仿真。仿真结果表明:在一定的频率范围内,该锁相环锁定时间最长小于15个输入信号周期,相位抖动小于输出信号周期的5%,且具有电路结构简单、环路性能好和易于集成的特点。     

一种从E1信号中提取时钟的全数字锁相环

提出了一种从 E1信号中提取时钟的全数字锁相环。采用半脉宽移动技术设计数控振荡器 (DCO) ,使输出时钟占空比的误差小于 4%。经实验证实 ,在输入信号的频率范围为 2 .0 4 8MHz± 90 ppm且抖动满足 ITU- T G.82 3的情况下 ,该电路完全可以用于从 E1信号中提取时钟。采用数字锁相环对系统集成大有好处。     

基于FPGA的IIR数字滤波器的实现

数字信号处理在科学和工程技术许多领域中得到广泛的应用,与FIR数字滤波器相比,IIR数字滤波器可以用较低的阶数获得较高的选择性,本文采用一种基于FPGA的IIR数字滤波器的设计方案,首先分析了IIR数字滤波器的原理及设计方法,然后通过MAX＋PLUSⅡ的设计平台,采用自顶向下的模块化设计思想将整个IIR数字滤波器分为：时序控制、延时、补码乘加和累加4个功能模块。分别对各模块采用VHDL进行描述后,进行了仿真和综合。仿真结果表明,本课题所设计的IIR数字滤波器运算速度较快,系数改变灵活,有较好的参考价值。     

一种用可编程逻辑器件实现的全数字锁相环路

给出了一种用大规模可编程逻辑器件实现的全数字锁相环（ＤＰＬＬ）及其性能分析和具体的实现电路。     

一种高速输出低抖动的全数字锁相环

提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.     

全数字锁相环非数字模块仿真模型分析与建立

由于锁相环工作频率高,用SPICE对锁相环进行仿真,为了确保仿真精度,时间步长需要设的非常小,数据量大,仿真时间长．而在设计初期,往往并不需要很精确的结果．因此,为了提高全数字锁相环设计效率,有必要为其建立一个高效的仿真模型．在总结前人提出的一些锁相环仿真模型的基础上,用硬件描述语言构建了一种新的适用于全数字锁相环的仿真模型．该模型能使早期的系统级架构选择和算法级行为验证的时间大大缩短．     

一种在FPGA中设计NCO的方法

介绍了一种用坐标旋转数字式计算机(Coordinate Rotation Digital Computer,CORDIC)设计NCO的方法,并在Quatus Ⅱ 和Matlab软件中进行仿真验证.该方法具有精度高,结构简单,速度快,耗费资源少的优点,且非常易于用FPGA实现.     

一种锁定相位编程可调全数字锁相环设计

在介绍经典全数字锁相环(DPLL)结构与工作原理的基础上,提出了一种可实现输出信号与输入信号多相位锁定的全数字锁相环路设计,详细介绍了设计思路、结构及工作原理。设计采用Verilog硬件描述语言描述,进行了计算机仿真、现场可编程逻辑器件(FPGA)实现和系统板级实验,证明了设计的可行性。     

一种FIR滤波器的FPGA实现

数字滤波是语音与图像处理和模式识别等应用中的一种基本的数字信号处理部件。文中提出了一种采用FPGA器件并利用窗函数实现线性FIR数字滤波器的方案,使用Xilinx公司的XCS10FPGS器件设计了一个8阶8位FIR滤波器,阶数和位数以及滤波器特性均可方便地更改。     

基于FPGA的积分型数字锁相环的设计与实现

位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号.本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程；并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果.具有一定的工程实用价值.     

计数器的VHDL设计与实现

介绍了具有使能和清零作用的一位十六进制计数器的组成及其工作原理,论述了基于VHDL语言和FPGA芯片的数字系统的设计思想和实现过程,应用Max PlusⅡ10.1工具软件和EDA实验箱实现了计数器的功能。通过对设计结果的系统仿真波形分析,验证了计数器设计的正确性。     

基于FPGA的FIR数字滤波器的设计与实现

介绍了基于FPGA的FIR数字滤波器的设计与实现,该设计利用Matlab工具箱设计窗函数计算FIR滤波器系数,并通过VHDL层次化设计方法,同时FPGA与单片机有机结合,采用C51及VHDL语言模块化的设计思想及进行优化编程,有效实现了键盘可设置参数及LCD显示。结果表明此实现结构能进一步完善数据的快速处理和有效控制,提高了设计的灵活性、可靠性和功能的可扩展性。     

用于谐波检测中的数字低通滤波器的设计

谐波检测中数字低通滤波器的设计是关键.本文通过选用现场可编程逻辑器件(FPGA)确定了数字低通滤波器的硬件实现方案,并按照层次化、模块化、参数化的设计思路,采用VHDL硬件描述语言进行了硬件设计并进行了仿真验证,为电力有源滤波器谐波检测中低通滤波器设计提供了参考.     

一种数字锁相环频率合成器的设计

介绍了一种采用MC145152实现的数字锁相环频率合成器,其输出频率范围为1420～1920MHz,频率步进为200kHz,相位噪声小于-90dBc/Hz,杂散抑制优于60dB,输出功率P0≥10dBm。该频率合成器在TCL-376型接力机上得以成功运用,运行稳定、可靠。     

全数字锁相环的设计

本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。     

基于CPLD实现积分型自适应调节数字锁相环

介绍了一种新型的数字锁相环。针对语音信号受干扰易失真的特点,设计了积分电路取代传统的微分电路进行处理,同时为了协调锁相环相位调节速度与抗干扰能力的矛盾,加入了自适应调节模块,使锁相环在具有很好的抗干扰能力的前提下,作到迅速地调节相位达到锁定状态。     

用Q3236实现的微波数字锁相环

本文根据现今一部分设备中普遍存在的高次倍频链调试困难，生产一致性差的缺点，提出了一种用微波数字锁相环取而代之的技术方案，并将之用于一地面测试设备的改进设计中，对环路进行了分析及说明，详细论证了试验结果。     

基于FPGA技术的数字相关器的设计与实现

用VHDL设计了一种32－bit数字相关器，测试和实际应用表明其性能稳定可靠。     

Elimination of truncation and round off error and enhancement of stability using a new split loop DPLL

In contrast with the conventional split loop digital phase lock loop, a new loop is presented in this paper that differs from the earlier version principally by design aspects. It incorporates an additional phase modulation input along with its frequency modulation input in the digital controlled oscillator. It is capable of eliminating the deleterious effects of rounding and truncation error with faster signal accusation. Higher loop stability is also achievable using the new split loop digital phase lock loop. Furthermore, radio frequency filtering is done using an In phase and Quadrature phase (IQ) voltage controlled oscillator to avoid interaction between the loop filter and the radio frequency filter. Copyright © 2011 John Wiley & Sons, Ltd.