一种用于高速14位A/D转换器的采样/保持电路

介绍了一种采用0.35 μm CMOS工艺的开关电容结构采样/保持电路.电路采用差分单位增益结构,通过时序控制,降低了沟道注入电荷的影响;采用折叠共源共栅增益增强结构放大器,获得了要求的增益和带宽.经过电路模拟仿真,采样/保持电路在80 MSPS、输入信号(Vpp)为2 V、电源电压3 V时,最大谐波失真为-90 dB.该电路应用于一款80 MSPS 14位流水线结构A/D转换器.测试结果显示:A/D转换器的DNL为0.8/-0.9 LSB,INL为3.1/-3.7 LSB,SNR为70.2 dB,SFDR为89.3 dB.     

一种8位250 MHz采样保持电路的设计

介绍了一种采用0.35μm BiCMOS工艺的双路双差分采样保持电路。该电路分辨率为8位,采样率达到250 MSPS。该电路新颖的特点为利用交替工作方式,降低了电路对速度的要求。经过电路模拟仿真,在250 MSPS,输入信号为Vp-p=1 V,电源电压3.3 V时,信噪比(SNR)为55.8 dB,积分线性误差(INL)和微分线性误差(DNL)均小于8位A/D转换器的±0.2 LSB,电源电流为28 mA。样品测试结果:SNR为47.6 dB,INL、DNL小于8位A/D转换器的±0.8 LSB。     

9位100 MSPS流水线结构A/D转换器的设计

提出一种采用三级流水线型结构的9位100 MSPS折叠式A/D转换器,具体分析了其内部结构。电路使用0.6 μm Bipolar工艺实现, 由5 V/3.3 V双电源供电, 经优化设计后, 实现了9位精度,100 MSPS的转换速度,功耗为650 mW,差分输入范围2.2 V。给出了在Cadence Spectre的仿真结果,讨论了流水线A/D转换器设计的关键问题。     

一种12位100 MS/s流水线ADC的设计

设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90 nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34 MHz时,信干噪比(SNDR)为71.58 dB,无杂散动态范围(SFDR)为86.32 dB,电路整体功耗为220.8 mW。     

一种100 MHz采样频率CMOS采样/保持电路

设计了一种高速采样保持电路。该电路采用套筒级联增益自举运算放大器,可在达到高增益高带宽的同时最大程度地减小功耗;优化了采样开关,获得了良好的线性度,减少了输出误差;电路的采样频率达到100 MHz。采用Charter半导体公司的0.35μm标准CMOS工艺库,对整体电路和分块电路进行了性能分析和仿真。     

一种14位125MHz采样/保持电路的设计

设计了一种高性能采样/保持(S/H)电路,采用全差分电容翻转型的主体结构,有效减小了噪声和功耗.在电路设计中,采用栅压自举开关,极大地减小了非线性失真,同时,有效地抑制了输入信号的直流偏移.采样/保持放大器电路采用折叠共源共栅结构,由于深亚微米工艺中器件本征增益减小,S/H电路为达到更高增益,采用增益提升技术.设计的采样/保持电路采用0.18μm1P5M工艺实现,在1.8V电源电压、125 MHz采样速率下,输出差动摆幅达到2 V(VP-P),输入信号到奈奎斯特频率时仍能达到98 dB以上的无杂散动态范围(SFDR),其性能满足14位精度、125MHz转换速率的流水线ADC要求.     

一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.     

一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.     

一种高速采样/保持电路的设计与分析

介绍了一种高速采样/保持电路,分析了电路的非线性效应。该电路基于0.18μm GeSi BiCMOS工艺,采用全差分开环结构,通过射极负反馈和前馈误差放大器来改善输入缓冲放大器的线性度。采用交换式射极跟随器开关,可以提高电路的采样速度,减小谐波失真。三级级联的输出缓冲减小了下垂率,并增大对后级电路的驱动能力。在3.3V电源电压和500fF负载电容下,采用Cadence Spectre进行仿真分析。结果显示,在相干采样模式下,采样率为1.28GS/s时,在27℃温度下,整个电路的SFDR为77dB,THD为-68.38dB,功耗为133mW;采样率为2.5GS/s时,各个温度下均满足8位的精度要求,可用于高速A/D转换器。     

一种3V13位40MHz低功耗采样／保持电路

设计了一种3 V 13位40 MHz低功耗采样保持电路.该电路采用带增益提高的全差分折叠式共源共栅运算放大器,满足高速高精度的要求;同时,采用带哑元补偿管的栅压自举开关,减小了采样开关带来的非线性失真.使用XFAB 0.35 μm CMOS工艺库,对整体电路和分块电路进行了仿真和分析.     

一种改进型8位50 MSPS流水逐次逼近A/D转换器

通过理论分析和实验仿真,提出了一种基于流水线技术的逐次逼近型ADC,分析了电路原理和电路结构;阐述了如何通过流水结构来提高逐次逼近型ADC的性能.相关测试表明,设计的A/D转换器最高转换速度为50 MSPS;在0.5 MHz输入信号下的信噪谐波比为45.7 dB,在4.0 MHz输入信号下的信噪谐波比为31.6 dB.     

一种轨至轨10位逐次逼近模数转换器的设计

设计了一款用于汽车电子MCU的轨至轨10位逐次逼近A/D转换器。采用单电容采样的DAC结构,保证A/D转换器的全摆幅输入范围。在后仿真验证中,采用频谱分析方法,标定寄生电容对DAC精度的影响,优化了版图结构。设计了片内低压差线性稳压器,提供稳定的电源电压信号。芯片采用GSMC 0.18μm 1P6M CMOS工艺实现。后仿真结果表明,在1.8V电源电压、51kHz输入信号频率、1MHz时钟频率下,无杂散动态范围(SFDR)为73.596dB,有效位数(ENOB)达到9.78位,整体功耗2.24mW,满足汽车电子MCU的应用需求。     

一种10位50 MSPS CMOS流水线A/D转换器

介绍了一种CMOS流水线结构高速高精度A／D转换器，该器件具有50MHz工作频率和10位分辨率。设计采用双采样技术，提高了有效采样率；由于运用了冗余数字校正技术，可以采用低功耗的动态比较器。对转换器的单元结构进行了优化，并对主要电路进行了分析。     

双通道14位65 MSPS A/D转换器AD13465及其应用

AD13465是一种双通道、14位、65 MSPS A/D转换器,本文介绍了该器件的功能块图、工作原理、性能规范、引脚功能及应用.     

高精度流水线模数转换器的全定制版图设计

采用0.18μm混合信号1P6M CMOS工艺,介绍了一种高精度流水线模数转换器的全定制版图设计。该芯片为数模混合信号IC,工作电压1.8 V/3.3 V,具有12位的采样精度和25 MHz的工作频率。版图设计过程中使用了合适的版图布局和电源、地线网络结构,重点介绍了采样保持模块设计上的一些结构和技巧。芯片测试结果表明芯片功能全部实现、性能良好,版图设计较好地实现了电路功能。     

一种CMOS超高速主从式采样/保持电路

基于65 nm CMOS工艺,设计了一种新型的CMOS主从式采样/保持电路。采用全差分开环主从式的双通道采样结构,提高了电路的线性度。采用负电压产生技术,解决了纳米级工艺下电源电压低的问题。采用Cadence Spectre软件对电路进行仿真分析。仿真结果显示,在1.9 V电源电压、相干采样下,当输入频率为1.247 5 GHz,峰-峰值为0.4 V的正弦波信号,采样率为2.5 GS/s,负载为0.8 pF时,电路的无杂散动态范围(SFDR)为78.31 dB,总谐波失真(THD)为－75.69 dB,有效位为11.51位,可用于超高速A/D转换器中。     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

12位50 MHz流水线ADC采样保持电路实现

对采样保持电路进行研究,对增益提高的运算放大器进行2阶系统模拟,得到最佳设计参数;提出一种栅压自举开关电路结构;设计了一个用于12位50 MHz流水线A/D转换器的采样保持电路.采用SMIC 0.35 μm混合CMOS工艺,对整个A/D转换器进行实现.测试结果表明,采样保持电路完全满足设计要求.     

14位50MS/s100mW0.18μm CMOS流水线ADC

实现了一种14位40MS/s CMOS流水线A/D转换器(ADC)。在1.8V电源电压下,该ADC功耗仅为100mW。基于无采样/保持放大器前端电路和双转换MDAC技术,实现了低功耗设计,其中,无采样/保持放大器前端电路能降低约50%的功耗,双转换MDAC能降低约10%的功耗。该ADC采用0.18μm CMOS工艺制作,芯片尺寸为2.5mm×1.1mm。在40MS/s采样速率、10MHz模拟输入信号下进行测试,电源电压为1.8V,DNL在±0.8LSB以内,INL在±3.5LSB以内,SNR为73.5dB,SINAD为73.3dB,SFDR为89.5dBc,ENOB为11.9位,THD为-90.9dBc。该ADC能够有效降低SOC系统、无线通信系统及数字化雷达的功耗。     

一种用于高速高精度A/D转换器的时钟自举电路

设计了一种双电容结构时钟自举电路,分析了电路工作原理,用Cadence Spectre仿真器和0.35μm CMOS PDK进行电路前仿真和后仿真.仿真结果表明,设计的双电容结构时钟自举电路能使采样电路线性度达到110dB以上,该电路已用于16位A/D转换器的设计并流片.经测试,采用该结构的16位A/D转换器的SFDR为96.25dB(FS),信噪比为76.45dB(FS).