图象数字化电路中的高精度行锁相象素时钟发生器

本文介绍了７４ＨＣ４０４６的工作原理以及采用７４ＨＣ４０４６锁相环芯片组成的图象数字化电路中的行锁相象素时钟（采样时钟）发生器，该发生器的过渡过程快，捕获时间短，跟踪精度高，本文给出了实用电路。     

数字锁相实现ADSL系统中的时钟同步

文章提出了一种ADSL系统中基于离散多音调制解调结构的时钟同步方法。该方法根据锁相环的原理，充分利用了系统的现有结构，不需要专用的锁相环，降低了系统复杂度。实验结果显示，该方法精度高，自适应和抗干扰能力强。     

一种全数字时钟数据恢复电路的设计与实现

时钟数据恢复(CDR)电路是数据传输系统的重要组成部分.对于突发的数据传输,传统的锁相环法很难达到其快速同步的要求.对此,文中提出一种改进型超前滞后锁相环法的全数字时钟恢复算法,与同类电路比较,具有数据码率捕获范围宽、辅获时间短的优点.文中还介绍了用FPGA来完成该电路设计.理论分析、仿真和实际测试表明,对非归零码,该电路的码率捕获范围5-20 MHz,20 MHz码率时相位抖动容限为2 ns.     

DSP系统中时钟电路的设计

在 DSP 系统中,时钟电路是处理数字信息的基础,　同时它也是产生电磁辐射的主要来源,其性能好坏直接影响到系统是否正常运行,所以时钟电路在数字系统设计中占有至关重要的地位。下面主要以TI公司的产品为例介绍DSP系统中时钟电路的设计。1.时钟电路的种类TI　DSP系统中的时钟电     

具有自动相位校正的曼切斯特解码锁相同步时钟提取方法

曼切斯特码(分相码),因它可从数据流中提取同步时钟而被广泛应用于数字通信,但在衰落型无线信道中应用采用一般的锁相同步提取方法会产生二相性而导致误码。本文介绍一种可实现准确相位锁相的同步提取方法。     

一种CCD彩色摄像系统的视频锁相同步系统

介绍一种应用于ＣＣＤ彩色摄像系统的视频锁相同步系统。基于锁相理论的视频锁相同步系统是一个二级锁相环路,包括同步信号发生电路和高频点像素时钟电路。并详细阐述了同步信号发生电路和高频点像素时钟电路的锁相原理及电路。高频点像 时钟电路的外分频电路是由现场可编门阵列实例可编程特必珂得到不同频率的高频点像素时钟。     

一种光通信系统中时钟提取电路的设计及实现

描述了一种光纤通信系统中基于FPGA实现的时钟提取电路的原理,在MAX+PLUSⅡ环境下结合原理图和进行了综合、仿真和配置,该电路实现了时钟提取电路的全数字化.测试结果表明,该设计方法能比较准确地恢复时钟信号.     

专业数字电声设备的时钟以及系统的同步(上)

数字电声系统中最常见也是最不易查找的故障之一，是随机产生的噪声，产生这种噪声的根源往往是时钟系统的问题。本文将试图从“CP噪声”产生的原因开始，讨论如何在系统设计，设备选型，系统安装，参数设定，使用方法等各方面避免与时钟有关的先天缺陷，以保证系统的正常运行。并且给出两个工程实例供读者参考。     

CDMA2000基站时钟同步系统及电路

CDMA2000基站以GPS／GLONASS标准秒信号作为整个系统的时钟同步基准,采用一种PLL（锁相环）＋DDS（直接数字频率合成器）＋PLL的结构实现。引入了时钟同步系统的总体方案。着重介绍了由AD9851和LMX2306构成的后级DDS＋PLL的电路设计和参数设置。根据实验结果对该方案的稳定性和适用性进行了分析。     

用于高Gb／s光通信系统的新型时钟提取电路

新型时钟提取电路省去传统提取电路中的非线性处理电路，从而简化了接收设备。在利用这种电路的光通信系统中，在发送端，时钟脉冲叠加在数字信号上；在接收端，主放电路以后分成两个通路，一通路接有一个Ｎｙｑｕｉｓｔ滤波器，只允许信号脉冲通过，另一路则接有一窄带滤波器，实现时钟信号的提取。为了验证此方案的可实现性，研制出一套１．２４４Ｇｂ／ｓ光通信系统。本文从理论上分析这种光通信接收机的灵敏度与时钟脉冲调制度及时移的关系，并与实验结果相对比。另一方面，还建立了一个简单的公式计算所提取的时钟信号抖动值。     

接收器中并行数据与字节时钟同步的电路设计

在串并转换接收器中,并行数据在字节时钟的作用下并行输出.如何保证同一时刻输出的并行数据属于同一个字节,即并行数据与字节时钟的同步,是串并转换接受器中的一个关键问题.根据串并转换电路可以使用移位寄存结构,字节时钟可以在串行时钟的基础上使用计数器得到,而计数器又模可变的特点,设计了一种在数据的串并转换中进行并行数据与字节时钟同步的电路,经过理论分析与软件仿真,证明电路性能良好可行.     

CMOS集成时钟恢复电路设计

该文设计了一个集成时钟恢复电路,恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施,很大程度上降低了振荡器的压控增益,从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用0.25m标准CMOS工艺实现,有效芯片面积小于0.2mm2,功耗仅10mW。在各种工艺角、温度以及供电电源条件下的仿真结果均表明,该电路相位偏差小于200ps,时钟抖动的峰峰值小于150ps。该文对一个采用本时钟恢复电路的100MHz PHY系统进行流片、测试,验证了时钟恢复电路能够正常工作。     

一种应用于非接触智能卡锁相环连续时钟电路

本文针对13.56MHz非接触智能卡芯片(符合ISO/IEC14443 type A协议标准)特殊应用,实现一种基于锁相环结构的连续时钟电路。电路在载波存在或丢失情况下,均能提供稳定准确的时钟频率,连续时钟电路输出13.56MHz时钟,功耗60μA,面积为165X150μm2。芯片经过SMIC 0.18μm eFlash工艺流片验证,测试表明在协议规定的1.5A/m-7.5A/m场强范围,各种交互波形情况下,芯片均工作正常。     

基于概率CMOS模型的反馈环路的数字电路容错特性分析

反馈环路是模拟电路中有效容错的电路结构。反馈电路也因其存储性能而被广泛使用于数字电路的时序电路中,但是反馈电路在数字电路的组合电路的稳定特性鲜少被人研究,尤其是低功耗应用。以马氏随机场为理论的MRF电路以其低功耗下的高稳定性得到研究和关注,但其电路的反馈结构缺乏理论支持和依据,因此马氏随机场电路的容错特性未被清晰得以解释。该文以利用概率CMOS建模概率门来分析MRF核心反馈环NAND-NAND,从理论上证明了反馈电路输出的计算正确概率具有递增且上有界的特点,并数学证明了MRF的核心反馈环电路具有优于传统CMOS电路的容错性能。其理论推导结果与测试结果呈现一致性。     

A Clock Synchronization Algorithm for Multihop Wireless Ad Hoc Networks

In multihop wireless ad hoc networks, it is important that all mobile hosts are synchronized. Synchronization is necessary for power management and for frequency hopping spread spectrum (FHSS) operations. IEEE 802.11 standards specify a clock synchronization protocol but this protocol suffers from the scalability problem due to its inefficiency contention mechanism. In this paper, we propose an automatic self-time-correcting procedure (ASP) to achieve clock synchronization in a multihop environment. Our ASP has two features. First, a faster host has higher priority to send its timing information out than a slower one. Second, after collecting enough timing information, a slower host can synchronize to the faster one by self-correcting its timer periodically (which makes it becoming a faster host). Simulation results show that our ASP decreases 60% the average maximum clock drift as compared to the IEEE 802.11 and reduces 99% the number of asynchronism in a large-scale multihop wireless ad hoc networks.     

一种频率可调时钟产生电路的研究

研究了一种用于微机械加速度计的CMOS时钟产生电路.该电路可以方便地实现片内时钟的精确产生,集成了具有高电源抑制比的基准电压源,振荡频率可根据需要调节.实际电路采用1.2 μm双层多晶硅、双层金属N阱CMOS工艺实现.在5 V电源电压、800 kHz振荡频率下,该电路功耗约为1.5 mW.     

一种适用于NRZ数据的时钟数据恢复电路

提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路.采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据.同时,对其他电路也采用优化的结构,以提高时钟数据恢复电路的性能.设计的电路可在1.1 V超低电压下工作,适合RF ID等需要低电压、低功耗的系统使用.     

一种用于高速高精度A/D转换器的时钟自举电路

设计了一种双电容结构时钟自举电路,分析了电路工作原理,用Cadence Spectre仿真器和0.35μm CMOS PDK进行电路前仿真和后仿真.仿真结果表明,设计的双电容结构时钟自举电路能使采样电路线性度达到110dB以上,该电路已用于16位A/D转换器的设计并流片.经测试,采用该结构的16位A/D转换器的SFDR为96.25dB(FS),信噪比为76.45dB(FS).     

锁相环在处理器时钟设计中的应用

文章先进讲述了锁相环的基本原理以及相关的数学基础，接着介绍了经典锁相环在高性能处理器时钟产生中的应用，并对模拟压控振荡器的类型以及噪声类型及其抑制两方面作了小结，随后介绍了新发展的全数字锁相环在时钟产生的应用，最后总结全文对两种锁相结构性能特征以及锁相技术发展趋势作了介绍。     

一种VLSI零偏差时钟线网布线算法

本文给出了一种时钟线网布线的新算法。算法基本上消化了时钟偏差，并使线网总线长得到了最小化。其关键在于：１在旋转定位的基础上，采用平衡合并的原则构造时钟树拓扑结构，并在合并过程中，保证点与弧之间的连续优化。２根据拓扑表，确定详细布线时的连线走向，从而对总线长作出了进一步的优化。实验结果表明，我们的算法是有效的，能够较好地用一大规模集成电路的时钟线网的布线。