FPGA动态重构技术在算术逻辑单元中的应用

基于Virtex2-Pro ML310开发环境,使用基于模块(Module-based)的部分动态可重构方式,实现了动态重构技术在算术逻辑单元中的运用.实验数据结果表明使用普通方法需要下载的文件大小是使用部分动态重构方法的5.82倍,部分动态重构以较小容量的硬件资源,实现了较大的时序系统整体功能,减小了算术逻辑单元的面积,增加了电路的下载速度并且提高了硬件利用率.     

Application of Remote FPGA Dynamic Reconfiguration System in LED Lighting

The dynamic reconfiguration technique based on field-programmable gate array (FPGA) can improve the resource utilization.Discussed are the dynamic reconfiguration principles and methods.Proposed is a remote dynamic reconfiguration scheme using Xilinx Virtex-II FPGA and SMCS Ethernet Physical layer transceiver(PHY).The hardware of the system is designed with Xilinx Virtex-II XC2V30P FPGA that embedds MicroBlaze and MAC IP core,and its network communication software based on transmission control protocol/Internet protocol (TCP/IP) protocol is programmed by loading LwlP to MicroBlaze. The experimental results indicate that the remote FPGA dynamic reconfiguration system(RFDRS) can switch freely in the eight lighting modes of light emitting diodes (LED),and that,using dynamic reconfiguration technology,FPGA resource utilization can be reduced remarkably,which is advantageous in the system upgrade and software update.     

Application of Global Dynamic Reconfiguration in Artificial Neural Network System based on Field Programmable Gate Array

Presented is a global dynamic reconfiguration design of an artificial neural network based on field programmable gate array （FPGA）. Discussed are the dynamic reconfiguration principles and methods. Proposed is a global dynamic reconfiguration scheme using Xilinx FPGA and platform flash. Using the revision capabilities of Xilinx XCF32P platform flash, an artificial neural network based on Xilinx XC2V30P Virtex-Ⅱ can be reconfigured dynamically from back propagation （BP） learning algorithms to BP network testing algorithms. The experimental results indicate that the scheme is feasible, and that, using dynamic reconfiguration technology, FPGA resource utilization can be reduced remarkably.     

一种新的图像处理系统的研究

针对当前图像处理系统存在的处理性能和系统灵活性等问题,提出了一种采用可重构技术和图像并行处理技术实现的图像处理系统。研究了动态可重构技术理论及可重构系统的特点,并且研究了图像并行处理系统的设计及算法实现的方法,分析了目前图像处理系统中存在的问题,利用FPGA(Field)可以多次重复配置的特性,设计了可重构图像并行处理系统。同时,在研究了分布式算法的基础上,实现了图像处理算法。设计了采用多IP核实现图像并行处理系统。系统可以根据计算任务的不同,并同时考虑到并行处理系统负载平衡性,设置不同的计算节点数量,达到了既能够满足系统的需求,又可以节约硬件成本的效果。通过实验,验证了系统的可行性。     

一种新型的FPGA快速动态配置和远程加载技术

针对目前FPGA的动态配置和加载方法存在的速率低,在电磁环境恶劣的情况下加载不稳定的问题,在典型配置方法的基础上提出了一种利用于FPGA内部专用加载逻辑,采用状态机控制的新型的FPGA快速动态配置和远程加载的方法,详细介绍了该方法的硬件架构设计,动态配置软件设计和远程加载软件设计,实验证明该方法实现简单,稳定可靠、抗干扰能力强。     

基于CPLD的FPGA快速动态重构设计

随着FPGA的广泛应用,其实现的功能也越来越多,FPGA的动态重构设计就显得愈发重要。在分析Xilinx VertexⅡPro系列FPGA配置流程、时序要求的基础上,设计了基于CPLD的FPGA快速动态重构方案,实现了同一硬件平台下多个FPGA设计版本的在线动态配置和功能重构,该技术已在工程中成功应用。     

基于System Generator的动态局部可重构设计方法

在动态局部可重构设计过程中,系统级设计到现场可编程门阵列（FPGA）硬件实现,还需要大量的寄存器传输级（RTL）硬件语言编写,导致设计效率下降的问题。针对该问题,以Xilinx公司最新提出的动态局部重构设计流程———早期获取部分可重构（EAPR）为基础,利用System Generator软件,提出一种动态局部重构的设...     

一种基于改进型游程编码的FPGA动态重构方法

在分析传统FPGA动态重构方法性能缺陷的基础上,创新性的提出了基于改进型游程编码的FPGA动态重构方法,并详细介绍了该方法的设计实现。与传统FPGA动态重构方法对比测试结果表明,基于改进型游程编码的FPGA动态重构方法不仅可以显著提高FPGA动态重构的速度,而且可以降低对程序存储器容量要求。目前,该技术已在重大工程项目中得到应用。     

高速大容量FLASH存储系统设计

介绍所设计的高速、大容量存储卡的组成机制和系统实现方案.采用固态存储芯片FLASH(闪存)为存储介质,FPGA(现场可编程门阵列)为存储阵列的控制核心,针对外部高速数据的输入,引入了多级流水和冗余校验技术,并自动屏蔽了FLASH的坏块.成功实现了用高密 度、相对低速的FLASH存储器对高速实时数据的可靠存储.另外,通过USB和CPCI接口,可以同主机进行良好的数据通信.     

双套冗余雷达点迹处理硬件设计与算法实现

随着国产化航空管制雷达的推进,设计了一种高可靠性的通用点迹处理硬件平台,其具有多种形式的高速接口和强大的处理能力,为航迹和点迹交互、雷达点迹处理的双套冗硬件提供了一种可能。该平台以DSP+FPGA为主要处理器件,可同时处理4个通道雷达点迹数据,在接口上以标准CPCI总线和6对传输速率可达5 Gbit·s-1的高速通道为主要通信接口,可满足多通道间的数据交换。以某种类型的双套冗余雷达为例,点迹处理算法在该平台上的工程实现表明,算法对于点迹处理和点航迹交互以及帧间点迹滤波在工程实现上具有较好的应用价值。     

Towards the implementation of Multi‐band Multi‐standard Software‐Defined Radio using Dynamic Partial Reconfiguration

The vast evolution of fixed and mobile standards urges upgrading the hardware to be compatible with them. An efficient approach to reduce the required cost and effort is hardware reusability, which in turn can be achieved by a dynamically reconfigurable field programmable gate array (FPGA). This flexible hardware time multiplexing allows more logic to fit within the same area, which means fitting bigger designs into smaller less expensive devices, with more optimization of power consumption. This work shows the advantages of using the dynamic partial reconfiguration (DPR) technique, on a fine‐grained block level, in implementing a baseband physical layer processing module for software‐defined radio (SDR) chain that supports 3G, long‐term evolution (LTE), and WIFI standards. The benefits increase when the reconfiguration is not only dynamic but also takes place in run‐time without the need to switch off the system. A comparison is held on Xilinx Virtex 5 design kit XUPV5‐LX110T between the implementation of the baseband processing module with and without using the DPR technique in the 3G, long‐term evolution, and WIFI standards. The comparison addresses the area, power, memory, and time overhead. Experimental results reveal that the DPR technique improves the area and the power consumption with an acceptable increase in memory and latency. Xilinx ISE 14.7 is used for modules implementation, Xilinx PlanAhead is used in floorplanning for the different designs and applying the DPR technique, and Xilinx Power Analyzer is used to measure the power consumption.     

基于SystemACE的FPGA全局动态可重配置的研究

FPGA的全局动态可重配置技术主要是指对运行中的FPGA器件的全部逻辑资源实现在系统的功能变换,从而实现硬件的时分复用。提出了一种基于systemACE的全局动态可重配置设计方法,首先介绍Xilinx SystemACE技术,详细分析FPGA的全局动态可重配置的原理,使用SystemACE控制器件和Compact Flash卡,并讨论了其中的若干细节,然后基于SystemACE实现了Virtex一5系列FPGA全局动态可重配置。实验结果表明,该方法稳定可靠,可实现8种不同比特流的动态配置,与传统的FPGA配置方法相比,其配置更灵活。     

Shape Reconfiguration of a Biomimetic Elastic Membrane with a Switchable Janus Structure

A method for the fabrication of a biomimetic Janus composite membrane is reported here. This approach is based on a membrane with a vertical gradient crosslinking degree, which is achieved through UV light–induced dimerization of anthracene grafted on poly(styrene‐block‐butadiene‐block‐styrene) chains in the presence of carbon nanotubes. UV light penetration is controlled by the accretion of carbon nanotubes to ultimately tailor the heterogeneous crosslinking degree in thickness. This kind of Janus structure is applied here for shape actuation. Here, solvent or shape memory effect–induced shape morphing is obtained via the heterogeneous swelling (deswelling) abilities of, or internal stress from, the Janus structure. By tailoring the UV light irradiation time, the irradiated region and the prestrain, sophisticated and multiple types of shape morphing are programed. In addition, this type of Janus structure can shift back to the homogeneous structure via dedimerization of the anthracene dimers upon thermal treatment, which provides extensive freedom for the design of smart responsive actuators.     

高速数据采集系统中高速缓存与海量缓存的实现

探讨了高速数据采集系统中高速采样缓存的重要性和实现途径 ,阐述了基于ADSP -21065L的并行多通道数据采集板上高速采样缓存的设计与电路结构 ,给出了采用FPGA实现通道复用和采样数据预处理 ,从而构造16MB的SDRAM海量缓存以将高速缓存中的多批次采样数据经AD SP -21065L倒入SDRAM存储的实现方法     

高速大容量固态存储系统的设计

大容量存储系统是高速数据采集和其他应用中非常重要的一个组成部分,主要包括存储器控制和数据存储。本文通过使用FPGA(现场可编程门阵列)成功地实现了数据采集过程中相对低速的Flash存储器对高速和超高速实时数据的存储。FPGA既可作为高速输入数据传输到Flash中间的缓存,又可实现对存储器的读写、擦除等操作时序的控制。该设计已在应用电路中得到了验证。文章最后给出了所测电路板在逻辑分析仪上观察的数据和仿真的部分结果。     

Gbps试验系统中高速串行接口的设计与实现

介绍Gbps无线通信试验系统中高速串行数据接口的设计与实现。按照Gbps无线通信试验系统对高速串行数据的传输要求,数据传输速率超过1 Gb/s,在基于Xilinx IP core技术上对单板上的FPGA进行逻辑设计,实现了符合系统要求的高速串行数据接口。在系统实际调试中,通过ATCA机箱背板进行数据传输,获得了高达Gbps的数据吞吐速率且传输误码率低于10-14。     

高速流水线结构的大整数乘法器FPGA设计与实现

大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移...     

基于FPGA和DSP的高速数据采集实时处理系统的设计

为实现激光目标回波的快速捕获、检测及实时处理,提出一种ADC FPGA DSP的数据采集与实时处理的设计.激光回波通过高速模数转换器(ADC)转换成数字信号,经FIFO乒乓高速缓存,然后再送到DSP进行实时处理.电路简单、可靠、实时性强,最高采样率达200 MHz,具有8 bit垂直分辨率,4 M×8位数据存储空间.该系统能准确实时地计算出目标距离、速度,适时预警,符合汽车防撞激光雷达中信号处理的要求.详细介绍了系统的设计方案及各主要组成模块.     

基于FPGA技术的数字中频系统的设计

在数字中频的理论基础上,研究了数字中频的FPGA实现技术。包括NCO混频器、多速率信号处理(抽取和内插)模块、FIR滤波器模块在FPGA上的实现方式和结构。然后对数字中频系统中的各个模块利用MATLAB和DSP Builder进行了仿真,并使用QuartusⅡ编程实现。通过在软件上仿真数字中频系统,验证了本设计方案的正确性和可行性。     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.