一种低功耗BIST测试产生器方案

低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案，该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑，对LFSR的输出和时钟进行调整，从而得到了准单输入跳变的测试向量集，使得待测电路的平均功耗大大降低，给出了以ISCAS'85/89部分基准电路为对象的实验结果，电路的平均测试功耗降幅在54．4％－98．0％之间，证明了该方案的有效性。     

SOC基于LFSR的混合模式测试

随着集成电路深亚微米制造技术和设计技术迅速发展,系统芯片(SOC)作为一种解决方案得到了越来越广泛的应用。SOC的测试中,内建自测试(Built.In Self-Test,BIST)成为人们研究的热点。文中对SOC的设计特点及其BIST中的混合模式测试进行了探讨。     

用于SOC测试的一种有效的BIST方法

为了提高SOC芯片的可测性和可靠性,我们提出了一种SOC测试的BIST技术的实现方案.针对某所自行研制的数字模拟混合信号SOC芯片,我们使用了不同的可测性技术.比如对模拟模块使用改进的BIST方法,对嵌入式存储器使用了MBIST技术.一系列的测试实验数据表明,该BIST方法能有效提高测试覆盖率.     

SOC测试系统将成为主注IC测试设备

ＳＯＣ（系统级芯片）测试对ＩＣ ＡＴＥ（集 成电路自动测试设备）制造商提出了挑战,同时也提供了新的发展机遇。目前,各种系统级芯片不断面世,包括数字蜂窝电话芯片、ＰＣ图形芯片、电缆调制解调器芯片、千兆以太网交换器芯片、网络控制器芯片以及各种多媒体器件。这预示了ＳＯＣ测试将是未来几年ＡＴＥ市场中的一个新增长点。ＳＯＣ对测试设备要求非常高,它要求设备能测试芯片上的数字逻辑电路、模拟电路和存储器。低成本、多功能ＳＯＣ测试设备对集成电路制造商有更大的吸引力,因为这种设备的测试能力能替代多台单功能ＩＣ ＡＴＥ…     

基于模拟集成电路BIST的ARMA模块设计

针对模拟集成电路在线测试困难的特点,本文基于BIST结构对模拟集成电路的测试提出了一种新的测试方案,这种算法在测试电路中易于实现,并且容易嵌入到待测芯片中,为模拟集成电路可测试性设计提出了一种新的测试结构和测试算法。     

一种新的低功耗BIST测试生成器设计

文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的BIST测试生成器设计方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑电路,对LFSR的输出和时钟进行调整,从而得到了准单输入跳变的测试向量集,使得待测电路的平均功耗大大降低.由于该设计方案比其它LPTPG方案的面积开销小,从而具有更好的使用价值.     

新型IDDT测试的BIST测试生成器设计

内建自测试(BIST)是一种有效降低测试开销的技术,在瞬态电流测试中得到了应用。本文给出了一种新型的瞬态电流测试BIST测试生成器设计方案,该设计可以产生所需要的测试向量对,同时具有硬件开销小的优点。     

探讨SOC的测试技术

1 系统芯片随着半导体科技的进步和市场需求的不断推动,我们已经可以把越来越多的线路或者功能模块同时设计在一颗芯片中,构成了一块系统芯片（SOC）。     

降低SOC测试费用因素分析

今天,测试费用(COT-Cost Of Test)对半导体制造商来说已是至关重要。为确定IC及ATE(自动测试设备)的COT,广泛采用了COT财务模型。然而,这一模型的开发和改进是在半导体芯片大量生产并具有相当长的寿命周期时代。因此,今天微处理器和DRAM等器件大致仍然适用这一模型,而新出现的系统芯片(SOC)却不再适用。不断推出的新一代SOC显示出了更高档次的性能,集成了更多的模拟和数字功能,使消费电子产品不断创新,价格日益便宜。例如,DVD播放机价格江河日下,已从问世时的几百美元锐降到近两年的不足50美元;卫星接收机更只要一纸预订合同…     

实现测试复用的SOC设计中的测试结构

在系统芯片SOC(system on a chip)设计中实现IP核测试复用的芯片测试结构一般包含两个部分：1)用于传送测试激励和测试响应的片上测试访问机制TAM;2)实现测试控制的芯片测试控制器。文章分析了基于测试总线的芯片测试结构,详细阐述了SOC设计中测试调度的概念,给出了一种能够灵活实现各种测试调度结果的芯片测试控制器的设计。     

一种有效的双矢量测试BIST实现方案

文章提出了一种简单有效的双矢量测试BIST。实现方案．其硬件主要由反馈网络可编程且种子可重置的LF—SR和映射逻辑两部分构成。给出了一种全新的LPSR最优种子及其反馈多项式组合求取算法，该算法具有计算简单且容易实现的特点。最后。使用这种BIST、方案实现了SoC中互联总线间串扰故障的激励检测，证明了该方案在计算量和硬件开销方面的优越性。     

新兴市场中的SOC测试挑战

简介随着消费者对功能复杂的产品需求不断增加,导致了对通信、信息处理、游戏、视频、无线以及高性能总线等类型芯片的需求也不断增加,以便支持这些产品的需要。由于芯片的复杂度越来越高,销售价格的压力越来越大,半导体公司发现他们面临着更为严峻的挑战,就是在保证高品质的同时也要控制产品的成本。改进的测     

结合预确定距离的BIST测试矢量优化

在分析和介绍了海明距离与笛卡尔距离的基础上,通过改进细胞自动机生成的测试矢量间的链接性,提出了结合预确定距离的测试矢量优化方法.该方法通过设计最大海明距离和笛卡尔距离构造预确定距离序列,并利用遗传算法的全局寻优得到最佳预确定测试序列.通过ISCSA’85实验结果表明,该方法生成的预确定测试矢量比LFSR-CA结构的测试方法有更高的故障覆盖率和测试效率,在检测难测故障中效果更明显.     

Two-Dimensional Test Data Compression for Scan-Based Deterministic BIST

In this paper a novel architecture for scan-based mixed mode BIST is presented. To reduce the storage requirements for the deterministic patterns it relies on a two-dimensional compression scheme, which combines the advantages of known vertical and horizontal compression techniques. To reduce both the number of patterns to be stored and the number of bits to be stored for each pattern, deterministic test cubes are encoded as seeds of an LFSR (horizontal compression), and the seeds are again compressed into seeds of a folding counter sequence (vertical compression). The proposed BIST architecture is fully compatible with standard scan design, simple and flexible, so that sharing between several logic cores is possible. Experimental results show that the proposed scheme requires less test data storage than previously published approaches providing the same flexibility and scan compatibility.     

SOC测试结构优化研究

结合SOC测试结构的特点,采用量子进化算法对SOC测试结构进行优化.通过对量子进化算法中群体尺寸、旋转角度的合适设定,达到减少SOC测试所用时间的目的.针对国际SOC标准电路验证表明,与同类算法相比,该算法能够获得较短的测试时间.