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1.
通过对PLL和DLL相位抖动的比较,结合DLL倍频器的结构特点,得出了一个有用的公式,这个公式可以用于在PLL和DLL两种结构中选择出一个最佳方案,使得在使用CMOS工艺实现频率合成器时能够得到最佳的功耗和相位抖动的折衷.对于倍频系数很大的倍频器宜采用基于PLL的结构,这样可以消耗较少的功率;而对于较小的倍频系数的倍频器要采用基于DLL的结构,这样相位抖动特性将非常优良. 相似文献
2.
介绍了一种基于0.5μm CMOS DLL合成1GHz信号的新方法.这种方法的特点是只通过使用简单的逻辑和放大来产生倍频信号.该设计的频率合成器包括两个部分:一个DLL(Delay-Locked Loop)和一个频率合成逻辑模块.输入的参考频率是25MHz,合成的输出频率为1GHz. 相似文献
3.
基于 DLL倍频技术的 1GHz本地振荡器设计 总被引:1,自引:0,他引:1
介绍了一种基于 0 .5 μm CMOS DL L 合成 1GHz信号的新方法 .这种方法的特点是只通过使用简单的逻辑和放大来产生倍频信号 .该设计的频率合成器包括两个部分 :一个 DL L (Delay- L ocked L oop)和一个频率合成逻辑模块 .输入的参考频率是 2 5 MHz,合成的输出频率为 1GHz 相似文献
4.
基于DLL的RF CMOS振荡器中电荷泵电流源失配 总被引:1,自引:0,他引:1
研究了电荷泵中电流源失配造成的假频分量 ,推导出了一个用于计算假频分量的公式 .提供了两个数表用于直观了解参数改变时假频变化情况 .最后对设计基于 DL L的 RF CMOS振荡器提供了一些参考方法 相似文献
5.
研究了电荷泵中电流源失配造成的假频分量,推导出了一个用于计算假频分量的公式.提供了两个数表用于直观了解参数改变时假频变化情况.最后对设计基于DLL的RF CMOS振荡器提供了一些参考方法. 相似文献
6.
CMOS锁相环PLL的设计研究 总被引:6,自引:0,他引:6
在阅读大量锁相近十年发表的英文文献的基础上,对锁相环的设计及特性做了深入的分析,并对锁相环的主要部件相频检测器和压控振荡器的结构和特性做了比较和总结。 相似文献
7.
本文以锁相环PLL(Phase—LockedLoops)技术为理论基础,通过对射频信号接收机本振(LO,Local Oscnlator),即数字频率调谐部分的分析,提出了一种对低功耗BICMOS数字频率调谐电路的分析设计方法,详细分析了它的工作原理,并给出了具体电路,仿真波形以及分析数据。该电路的主要特点是采用可编程的分频器调谐频率分频比,从而使PLL系统自动锁定在想要的频率电压上,以此来控制压控振荡器VCO(Voltage Controlled Oscillator)经再次分频后形成L0输出。 相似文献
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9.
提出了一种用于双波段GPS接收机的宽带CMOS频率合成器. 该GPS接收机芯片已经在标准0.18μm射频CMOS工艺线上流片成功,并通过整体功能测试. 其中压控振荡器可调振荡频率的覆盖范围设计为2~3.6GHz,覆盖了L1,L2波段的两倍频的频率点,并留有足够的裕量以确保在工艺角和温度变化较大时能覆盖所需频率. 芯片测试结果显示,该频率综合器在L1波段正常工作时的功耗仅为5.6mW,此时的带内相位噪声小于-82dBc/Hz,带外相位噪声在距离3.142G载波1M频偏处约为-112dBc/Hz,这些指标很好地满足了GPS接收芯片的性能要求. 相似文献
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提出了一种用于双波段GPS接收机的宽带CMOS频率合成器.该GPS接收机芯片已经在标准O.18μm射频CMOS工艺线上流片成功,并通过整体功能测试.其中压控振荡器可调振荡频率的覆盖范围设计为2~3.6GHz,覆盖了L1,L2波段的两倍频的频率点.并留有足够的裕量以确保在工艺角和温度变化较大时能覆盖所需频率.芯片测试结果显示,该频率综合器在L1波段正常工作时的功耗仅为5.6mW,此时的带内相位噪声小于-82dBc/Hz,带外相位噪声在距离3.142G载波1M频偏处约为-112dBc/Hz,这些指标很好地满足了GPS接收芯片的性能要求. 相似文献
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本文实现了一种集成新型相位切换预分频器和高品质因素压控振荡器的锁相环频率综合器。该频率综合器在考虑噪声性能的基础上进行系统参数设计。预分频器采用了一种不易受工艺偏差影响的相位切换方式。对压控振荡器的电感开关电容和压控电容的品质因素进行了优化。与其他文献相比,该频率综合器使用相近的功耗取得更好的噪声性能。本文提出的频率综合器采用SMIC0.13微米工艺流片,芯片面积为11502500 μm2。当锁定在5 GHz时,其功耗在1.2V电源电压供电时为15mA。此时,1MHz频偏处相位噪声为-122.45dBc/Hz。 相似文献